JPH041434B2 - - Google Patents
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- JPH041434B2 JPH041434B2 JP59163508A JP16350884A JPH041434B2 JP H041434 B2 JPH041434 B2 JP H041434B2 JP 59163508 A JP59163508 A JP 59163508A JP 16350884 A JP16350884 A JP 16350884A JP H041434 B2 JPH041434 B2 JP H041434B2
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- latch circuit
- circuit
- sense
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G—PHYSICS
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- G11C—STATIC STORES
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置のセンスアンプ系に関
する。
する。
〔発明の技術的背景〕
第４図は従来のダイナミツクRAM（ランダム
アクセスメモリ）の代表的な構成例の一部を示し
ている。即ち、１はアドレス信号が入力する入力
アドレスバツフア、２はリフレツシユアドレス信
号を発生するリフレツシユアドレス発生器、３は
アドレスマルチプレクサ、LRは行デコータ線、
RD1，RD2，RD3，RD4………は行デコータ、
WL1，WL2，WL3，WL4………はワード線、
MC1，MC2，MC3，MC4………はメモリセル、
BL，はビツト線、DMC1，DMC2はダミーメ
モリセル、DWL1，DWL2はダミーワード線、
SAはセンスアンプ、LSはセンスラツチ制御信号
線、SEはセンス信号、QB Bはカラムデコーダ
（CD）出力により制御されるビツト線選択用トラ
ンジスタ、DL，はデータ線、４は出力回路、
CBはビツト線の容量、CRは行デコータ線の容量
である。
アクセスメモリ）の代表的な構成例の一部を示し
ている。即ち、１はアドレス信号が入力する入力
アドレスバツフア、２はリフレツシユアドレス信
号を発生するリフレツシユアドレス発生器、３は
アドレスマルチプレクサ、LRは行デコータ線、
RD1，RD2，RD3，RD4………は行デコータ、
WL1，WL2，WL3，WL4………はワード線、
MC1，MC2，MC3，MC4………はメモリセル、
BL，はビツト線、DMC1，DMC2はダミーメ
モリセル、DWL1，DWL2はダミーワード線、
SAはセンスアンプ、LSはセンスラツチ制御信号
線、SEはセンス信号、QB Bはカラムデコーダ
（CD）出力により制御されるビツト線選択用トラ
ンジスタ、DL，はデータ線、４は出力回路、
CBはビツト線の容量、CRは行デコータ線の容量
である。
前記メモリセルMC1………は、それぞれ１つ
のキヤパシタCSと１つのトランスフアゲートＱと
からなり、上記キヤパシタCSに電荷を蓄積してい
るか否かによつて情報“０”、“１”を記憶するも
のである。然るに、上記キヤパシタCSに蓄積され
た電荷はリーク等によつて時間と共に減少するの
が常である。そのため、蓄積電荷が完全に消失し
ないうちに１度読み出して再び書き込むことによ
つてもう一度電荷を蓄積し直す動作が必要とな
り、この動作をリフレツシユと称しており、一般
にダイナミツクRAMでは上記リフレツシユ動作
が必要となり、たとえば256Kビツトのダイナミ
ツクRAMでは4msに一回必らず全てのメモリセ
ルをリフレツシユしなければならないという制約
が伴なう。
のキヤパシタCSと１つのトランスフアゲートＱと
からなり、上記キヤパシタCSに電荷を蓄積してい
るか否かによつて情報“０”、“１”を記憶するも
のである。然るに、上記キヤパシタCSに蓄積され
た電荷はリーク等によつて時間と共に減少するの
が常である。そのため、蓄積電荷が完全に消失し
ないうちに１度読み出して再び書き込むことによ
つてもう一度電荷を蓄積し直す動作が必要とな
り、この動作をリフレツシユと称しており、一般
にダイナミツクRAMでは上記リフレツシユ動作
が必要となり、たとえば256Kビツトのダイナミ
ツクRAMでは4msに一回必らず全てのメモリセ
ルをリフレツシユしなければならないという制約
が伴なう。
第５図は上記リフレツシユを定期的に行なうよ
うに構成されたメモリにおける動作順序を示して
おり、リフレツシユ期間には通常のリード・ライ
ト動作はできない。何故なら、たとえばあるメモ
リセルMC1をリフレツシユしているとき、この
MC1の動作に使用されているビツト線BL，に
接続されている他のメモリセルのデータを読み出
すことはできないからである。したがつて、
RAMを用いたコンピユータシステムにおいて、
RAMのリフレツシユを行なつている期間に
RAMをアクセスしたいときでもRAMは使えな
いので、リフレツシユ期間はRAMへのアクセス
を待たなければならず、等価的にRAMのアクセ
ス時間が長くなり、このことは高速化を図る上で
支障をきたすので問題である。
うに構成されたメモリにおける動作順序を示して
おり、リフレツシユ期間には通常のリード・ライ
ト動作はできない。何故なら、たとえばあるメモ
リセルMC1をリフレツシユしているとき、この
MC1の動作に使用されているビツト線BL，に
接続されている他のメモリセルのデータを読み出
すことはできないからである。したがつて、
RAMを用いたコンピユータシステムにおいて、
RAMのリフレツシユを行なつている期間に
RAMをアクセスしたいときでもRAMは使えな
いので、リフレツシユ期間はRAMへのアクセス
を待たなければならず、等価的にRAMのアクセ
ス時間が長くなり、このことは高速化を図る上で
支障をきたすので問題である。
ここで、ダイナミツクRAMの動作について第
６図に示すタイミング波形を参照して簡単に述べ
る。アドレス信号入力が変化するか又はチツプイ
ネーブル信号（図示せず）が入力するとメモリ動
作の１サイクルが始まる。先ず、ビツト線BL，
BLがプリチヤージされ、次に上記アドレス信号
入力によりたとえばワード線WL1が選択される
と、このワード線WL1およびダミーワード線
DWL1がそれぞれハイレベルになり、それらに接
続されているメモリセルMC1およびダミーセル
DMC1の各トランスフアゲートＱが開き、それぞ
れの蓄積情報がビツト線BL，に現われてビツ
ト線BL，間に微少な電位差が発生する。次
に、センス信号SEが活性化するとセンスアンプ
SAが動作し、ビツト線BL，の電位差をセン
スして増幅する。この時点で前記メモリセル
MC1はワード線WL1により選択されたままにな
つているので、上記センス動作後にビツト線BL
電位によつてメモリセルMC1の蓄積情報はリフ
レツシユされる。同時に、ビツト線BL，の情
報はビツト線選択トランジスタQB，Bを経てデ
ータ線DL，に伝えられる。このデータ線DL，
DLに読み出された情報は出力回路４で波形整形
等が行なわれ、前記センス動作からかなり遅れて
出力データDputが得られることになる。
６図に示すタイミング波形を参照して簡単に述べ
る。アドレス信号入力が変化するか又はチツプイ
ネーブル信号（図示せず）が入力するとメモリ動
作の１サイクルが始まる。先ず、ビツト線BL，
BLがプリチヤージされ、次に上記アドレス信号
入力によりたとえばワード線WL1が選択される
と、このワード線WL1およびダミーワード線
DWL1がそれぞれハイレベルになり、それらに接
続されているメモリセルMC1およびダミーセル
DMC1の各トランスフアゲートＱが開き、それぞ
れの蓄積情報がビツト線BL，に現われてビツ
ト線BL，間に微少な電位差が発生する。次
に、センス信号SEが活性化するとセンスアンプ
SAが動作し、ビツト線BL，の電位差をセン
スして増幅する。この時点で前記メモリセル
MC1はワード線WL1により選択されたままにな
つているので、上記センス動作後にビツト線BL
電位によつてメモリセルMC1の蓄積情報はリフ
レツシユされる。同時に、ビツト線BL，の情
報はビツト線選択トランジスタQB，Bを経てデ
ータ線DL，に伝えられる。このデータ線DL，
DLに読み出された情報は出力回路４で波形整形
等が行なわれ、前記センス動作からかなり遅れて
出力データDputが得られることになる。
上述したようなリフレツシユ動作を伴なうダイ
ナミツクRAMは、システム製品への適用に際し
て常にリフレツシユのタイミングを意識して設計
しなければならないという負担をユーザに与える
ことになり、使用し難いという欠点がある。一
方、ダイナミツクRAMは、リフレツシユ動作を
伴なわないスタテイツクRAMに比べてメモリセ
ルの面積が通常1/4で済むので、高密度化に好適
であると共に安価に実現できるという利点があ
る。
ナミツクRAMは、システム製品への適用に際し
て常にリフレツシユのタイミングを意識して設計
しなければならないという負担をユーザに与える
ことになり、使用し難いという欠点がある。一
方、ダイナミツクRAMは、リフレツシユ動作を
伴なわないスタテイツクRAMに比べてメモリセ
ルの面積が通常1/4で済むので、高密度化に好適
であると共に安価に実現できるという利点があ
る。
そこで、上記リフレツシユ動作を伴なうけれど
もそれをユーザが意識しないで済むように、つま
りユーザがスタテイツクRAMと見倣して使用し
得るように、通常動作とリフレツシユ動作とを時
分割で行なうようにした擬似的なスタテイツク
RAMが提案されている。この擬似スタテイツク
RAMにおける動作の概要を第７図を参照して説
明する。この動作が第６図を参照して前述した動
作と異なる点は、(1)選択されたワード線（たとえ
ばWL1）および所定のダミーワード線（たとえ
ばDWL1）がパルス的に駆動されること、(2)セン
スアンプSAはビツト線BL，間に生じた電位
差をセンスするためセンス信号SEによつてパル
ス的に駆動されること、(3)センスアンプSAによ
りセンスされたデータが出力回路４から完全に出
力されるまでの期間内にビツト線BL，が１度
元の状態にプリチヤージされ、少し遅れて前記選
択ワード線WL1とは別のワード線（たとえば
WL3）および所定のワード線（たとえばWL2）
がパルス的に選択駆動されて前記ワード線WL3
に接続されたメモリセルML3のデータが読み出
され、前記センスアンプSAが再びSE信号により
パルス的に駆動されてビツト線電位差をセンスす
ることによつて上記メモリセルMC3への再書き
込み（リフレツシユ）が行なわれることである。
なお、このリフレツシユが行なわれるメモリセル
MC3のデータは出力回路４から出力させる必要
がないので、このリフレツシユ動作は比較的速く
行なわれる。即ち、第７図に示す動作は、通常の
アクセス動作と時間的に並列に別のメモリセルの
リフレツシユ動作が完了する。なお、上記動作例
では、リフレツシユ動作のためのセル選択を通常
のアクセス動作のためのセル選択より後で行なつ
ているが、逆に時間的に前に行なうようにしても
通常動作に余り悪影響は生じない。また、上記動
作例では通常のアクセス動作による読み出しデー
タが出力回路４から出力する前にリフレツシユ動
作は完全に終つているが、若しリフレツシユ動作
時間が多少多目にかかることによつて通常のアク
セス時間を悪化させることになつても、ユーザに
とつてリフレツシユ動作が見えない（気にしない
で済む）擬似スタテイツク方式のメリツトが大き
いと判断される場合にはこの方式を採用できる。
また、上記リフレツシユ動作のために選択された
ワード線が非選択状態に戻るまでの時間は、通常
のアクセス動作において選択されたワード線が非
選択状態に戻るまでの時間に比べて長くてもよ
い。また、上記動作例では１つのメモリサイクル
内でワード線選択を２度行なつてリフレツシユを
行なつたが、必らずしも各サイクル毎にリフレツ
シユを行なわなくてもよい。というのは、リフレ
ツシユはかなり長い期間内で各メモリセルに対し
て１回行なえばよく、上記動作例はリフレツシユ
しようとしたメモリセルMC3とビツト線BL，
をたまたま共用しているメモリセルMC1をアク
セスした場合であるので１サイクル内で２度のワ
ード線選択を行なつたものである。そうでない場
合、即ち、リフレツシユしようとしたときに
RAMがアクセスされていない場合は単にリフレ
ツシユだけを行なえばよい。
もそれをユーザが意識しないで済むように、つま
りユーザがスタテイツクRAMと見倣して使用し
得るように、通常動作とリフレツシユ動作とを時
分割で行なうようにした擬似的なスタテイツク
RAMが提案されている。この擬似スタテイツク
RAMにおける動作の概要を第７図を参照して説
明する。この動作が第６図を参照して前述した動
作と異なる点は、(1)選択されたワード線（たとえ
ばWL1）および所定のダミーワード線（たとえ
ばDWL1）がパルス的に駆動されること、(2)セン
スアンプSAはビツト線BL，間に生じた電位
差をセンスするためセンス信号SEによつてパル
ス的に駆動されること、(3)センスアンプSAによ
りセンスされたデータが出力回路４から完全に出
力されるまでの期間内にビツト線BL，が１度
元の状態にプリチヤージされ、少し遅れて前記選
択ワード線WL1とは別のワード線（たとえば
WL3）および所定のワード線（たとえばWL2）
がパルス的に選択駆動されて前記ワード線WL3
に接続されたメモリセルML3のデータが読み出
され、前記センスアンプSAが再びSE信号により
パルス的に駆動されてビツト線電位差をセンスす
ることによつて上記メモリセルMC3への再書き
込み（リフレツシユ）が行なわれることである。
なお、このリフレツシユが行なわれるメモリセル
MC3のデータは出力回路４から出力させる必要
がないので、このリフレツシユ動作は比較的速く
行なわれる。即ち、第７図に示す動作は、通常の
アクセス動作と時間的に並列に別のメモリセルの
リフレツシユ動作が完了する。なお、上記動作例
では、リフレツシユ動作のためのセル選択を通常
のアクセス動作のためのセル選択より後で行なつ
ているが、逆に時間的に前に行なうようにしても
通常動作に余り悪影響は生じない。また、上記動
作例では通常のアクセス動作による読み出しデー
タが出力回路４から出力する前にリフレツシユ動
作は完全に終つているが、若しリフレツシユ動作
時間が多少多目にかかることによつて通常のアク
セス時間を悪化させることになつても、ユーザに
とつてリフレツシユ動作が見えない（気にしない
で済む）擬似スタテイツク方式のメリツトが大き
いと判断される場合にはこの方式を採用できる。
また、上記リフレツシユ動作のために選択された
ワード線が非選択状態に戻るまでの時間は、通常
のアクセス動作において選択されたワード線が非
選択状態に戻るまでの時間に比べて長くてもよ
い。また、上記動作例では１つのメモリサイクル
内でワード線選択を２度行なつてリフレツシユを
行なつたが、必らずしも各サイクル毎にリフレツ
シユを行なわなくてもよい。というのは、リフレ
ツシユはかなり長い期間内で各メモリセルに対し
て１回行なえばよく、上記動作例はリフレツシユ
しようとしたメモリセルMC3とビツト線BL，
をたまたま共用しているメモリセルMC1をアク
セスした場合であるので１サイクル内で２度のワ
ード線選択を行なつたものである。そうでない場
合、即ち、リフレツシユしようとしたときに
RAMがアクセスされていない場合は単にリフレ
ツシユだけを行なえばよい。
ところで、前記データ線DL，には大きな浮
遊容量CDに伴なう遅延が存在するので、これを
センスアンプSAにより駆動するのにかなり長い
時間がかかり、このデータ線DL，を駆動して
いる間はセンスアンプSAは次の仕事（上記例で
はリフレツシユ動作）に移れない。このようにセ
ンスアンプSAの動作が遅いと、前述したように
センスアンプSAを１サイクル中に２回以上動作
させようとすると、サイクルタイムが遅いものに
なつてしまう。
遊容量CDに伴なう遅延が存在するので、これを
センスアンプSAにより駆動するのにかなり長い
時間がかかり、このデータ線DL，を駆動して
いる間はセンスアンプSAは次の仕事（上記例で
はリフレツシユ動作）に移れない。このようにセ
ンスアンプSAの動作が遅いと、前述したように
センスアンプSAを１サイクル中に２回以上動作
させようとすると、サイクルタイムが遅いものに
なつてしまう。
本発明は上記の事情に鑑みてなされたもので、
センスアンプによるビツト線電位センス動作の高
速化を図り、サイクルタイムが短かくても１サイ
クル中に２度以上センスアンプを駆動させること
が可能になる半導体記憶装置のセンスアンプ系を
提供するものである。
センスアンプによるビツト線電位センス動作の高
速化を図り、サイクルタイムが短かくても１サイ
クル中に２度以上センスアンプを駆動させること
が可能になる半導体記憶装置のセンスアンプ系を
提供するものである。
即ち、本発明の半導体記憶装置のセンスアンプ
系は、センスアンプの出力をラツチするラツチ回
路を設け、このラツチ回路の複数個をそれぞれス
イツチ回路を介してデータ線に接続し、前記セン
スアンプとラツチ回路との間にセンスアンプ出力
側のスイツチ回路を設けてなることを特徴とする
ものである。したがつて、センスアンプにより感
知された第１の情報をラツチ回路でラツチしたの
ち、センスアンプ出力側のスイツチ回路をオフ状
態に制御してセンスアンプで第２の情報を感知さ
せることが可能になる。
系は、センスアンプの出力をラツチするラツチ回
路を設け、このラツチ回路の複数個をそれぞれス
イツチ回路を介してデータ線に接続し、前記セン
スアンプとラツチ回路との間にセンスアンプ出力
側のスイツチ回路を設けてなることを特徴とする
ものである。したがつて、センスアンプにより感
知された第１の情報をラツチ回路でラツチしたの
ち、センスアンプ出力側のスイツチ回路をオフ状
態に制御してセンスアンプで第２の情報を感知さ
せることが可能になる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図は半導体メモリ集積回路の一
部を簡略的に示しており、SA11〜SA14，………
およびSA21〜SA24，………はセンスアンプであ
つて、それぞれ同方向に延びるfolded bit line構
成の第１のビツト線対（BL11，11）〜（BL12
〜12），………および（BL21，21）〜
（BL24，24），………に接続されており、これ
らの各ビツト線には第４図に示したビツト線BL，
BLと同様にメモリセルブロツクの複数のメモリ
セルと１個のダミーセルとが接続されている。
LA11はラツチ回路であつて前記センスアンプ
SA11，SA12の相互間に配置されており、そのラ
ツチ入力端と上記センスアンプSA11，SA12の各
出力端との間の接続をスイツチ制御するためのス
イツチ回路S11，S12が設けられている。上記と同
様の要領で、センスアンプSA12，SA14に対応し
てラツチ回路LA12およびスイツチ回路S12，S14
が設けられ、センスアンプSA21，SA22に対応し
てラツチ回路LA21およびスイツチ回路S21，S22
が設けられ、センスアンプSA23，SA24に対応し
てラツチ回路LA22およびスイツチ回路S22，S24
が設けられている。
に説明する。第１図は半導体メモリ集積回路の一
部を簡略的に示しており、SA11〜SA14，………
およびSA21〜SA24，………はセンスアンプであ
つて、それぞれ同方向に延びるfolded bit line構
成の第１のビツト線対（BL11，11）〜（BL12
〜12），………および（BL21，21）〜
（BL24，24），………に接続されており、これ
らの各ビツト線には第４図に示したビツト線BL，
BLと同様にメモリセルブロツクの複数のメモリ
セルと１個のダミーセルとが接続されている。
LA11はラツチ回路であつて前記センスアンプ
SA11，SA12の相互間に配置されており、そのラ
ツチ入力端と上記センスアンプSA11，SA12の各
出力端との間の接続をスイツチ制御するためのス
イツチ回路S11，S12が設けられている。上記と同
様の要領で、センスアンプSA12，SA14に対応し
てラツチ回路LA12およびスイツチ回路S12，S14
が設けられ、センスアンプSA21，SA22に対応し
てラツチ回路LA21およびスイツチ回路S21，S22
が設けられ、センスアンプSA23，SA24に対応し
てラツチ回路LA22およびスイツチ回路S22，S24
が設けられている。
一方、２BL1，２1は前記ビツト線（BL11，
BL11）〜（BL14〜14），………の両側に平行
に設けられた第２のビツト線対（一種のデータ線
対）であり、２BL2，２2は前記ビツト線
（BL21，21）〜（BL24，24），………の両側
に平行に設けられた第２のビツト線対である。上
記ビツト線対２BL1，２1とその内側に位置す
る前記ラツチ回路LA11，LA12，………の各ラツ
チ出力端との間の接続をロウ系のデコーダ出力に
より制御されてスイツチ制御するためのスイツチ
回路２S11，２S12，………が設けられており、前
記ビツト線対２BL2，２2とその内側に位置す
る前記ラツチ回路LA21，LA22，………の各ラツ
チ出力端との間の接続をロウ系のデコータ出力に
より制御されてスイツチ制御するためのスイツチ
回路２S21，２S22，………が設けられている。
BL11）〜（BL14〜14），………の両側に平行
に設けられた第２のビツト線対（一種のデータ線
対）であり、２BL2，２2は前記ビツト線
（BL21，21）〜（BL24，24），………の両側
に平行に設けられた第２のビツト線対である。上
記ビツト線対２BL1，２1とその内側に位置す
る前記ラツチ回路LA11，LA12，………の各ラツ
チ出力端との間の接続をロウ系のデコーダ出力に
より制御されてスイツチ制御するためのスイツチ
回路２S11，２S12，………が設けられており、前
記ビツト線対２BL2，２2とその内側に位置す
る前記ラツチ回路LA21，LA22，………の各ラツ
チ出力端との間の接続をロウ系のデコータ出力に
より制御されてスイツチ制御するためのスイツチ
回路２S21，２S22，………が設けられている。
２SA1は前記第２のビツト線対２BL1，２1
に接続された第２のセンスアンプであつて、スイ
ツチ回路２S1を介してデータ線対DL，に接続
されている。同様に、２SA2は前記第２のビツト
線対２BL2，２2に接続された第２のセンスア
ンプであつて、スイツチ回路２S2を介してデータ
線対DL，に接続されている。４は上記データ
線対DL，に接続された出力回路、CB，C2B，
CDはそれぞれ配線容量である。
に接続された第２のセンスアンプであつて、スイ
ツチ回路２S1を介してデータ線対DL，に接続
されている。同様に、２SA2は前記第２のビツト
線対２BL2，２2に接続された第２のセンスア
ンプであつて、スイツチ回路２S2を介してデータ
線対DL，に接続されている。４は上記データ
線対DL，に接続された出力回路、CB，C2B，
CDはそれぞれ配線容量である。
次に、上記メモリの動作例を説明する。通常の
読み出し動作に際して、たとえばビツト線対
BL1，1の情報をセンスする場合には、先ず上
記情報をセンスアンプSA11で感知増幅する。こ
のとき、上記センスアンプSA11とラツチ回路
LA11との間のスイツチ回路S11は閉じていても開
いていてもよいが、ラツチ回路LA11に接続され
ているその他のスイツチ回路S12，２S11は開いて
おり、遅くともセンスアンプSA11のセンス動作
が終つたときにはスイツチ回路S11が閉じてセン
スアンプSA11のデータをラツチ回路LA11に移し
てラツチさせる。この後、スイツチ回路SA11が
開いてもラツチ回路LA11はデータをラツチして
いる。そして、スイツチ回路２S11および２S1が
閉じて上記ラツチ回路LA11により前記第２のビ
ツト線対２BL1，２1およびデータ線DL，
が駆動され、このビツト線２BL1，２1の情報
は第２のセンスアンプ２SA1により感知増幅され
る。このセンスアンプ２SA1の出力は、スイツチ
回路２S1を経てデータ線対DL，を経て出力回
路４に読み出される。
読み出し動作に際して、たとえばビツト線対
BL1，1の情報をセンスする場合には、先ず上
記情報をセンスアンプSA11で感知増幅する。こ
のとき、上記センスアンプSA11とラツチ回路
LA11との間のスイツチ回路S11は閉じていても開
いていてもよいが、ラツチ回路LA11に接続され
ているその他のスイツチ回路S12，２S11は開いて
おり、遅くともセンスアンプSA11のセンス動作
が終つたときにはスイツチ回路S11が閉じてセン
スアンプSA11のデータをラツチ回路LA11に移し
てラツチさせる。この後、スイツチ回路SA11が
開いてもラツチ回路LA11はデータをラツチして
いる。そして、スイツチ回路２S11および２S1が
閉じて上記ラツチ回路LA11により前記第２のビ
ツト線対２BL1，２1およびデータ線DL，
が駆動され、このビツト線２BL1，２1の情報
は第２のセンスアンプ２SA1により感知増幅され
る。このセンスアンプ２SA1の出力は、スイツチ
回路２S1を経てデータ線対DL，を経て出力回
路４に読み出される。
上記動作において、ラツチ回路CA11が第２の
ビツト線２BL1，２1を駆動するには、それら
の大きな配線容量CB，CDを充放電しなければな
らず、所要時間長くなる。しかし、このラツチ回
路LA11が第２のビツト線２BL1，２1やデータ
線DL，を駆動している時でも、このラツチ回
路LA11をセンスアンプSA11との間のスイツチ回
路S11を開いておけば、上記センスアンプSA11は
データ線DL，に悪影響を与えることなく自由
に動作させることができる。そのため、先ず通常
の読み出しデータをセンスアンプSA11でセンス
したのちラツチ回路CA11にラツチしたら、この
ラツチ回路LA11をスイツチ回路S11によつてセン
スアンプSA11から切り離すと、センスアンプ
SA11はビツト線BL11または11に接続されてい
るメモリセルに対する次のリフレツシユのための
動作をすることができる。即ち、ラツチ回路
LA11が重い負荷である第２のビツト線２BL1，
２BL1およびデータ線DL，を駆動している間
に、上記リフレツシユ動作を十分に組み入れるこ
とができる。
ビツト線２BL1，２1を駆動するには、それら
の大きな配線容量CB，CDを充放電しなければな
らず、所要時間長くなる。しかし、このラツチ回
路LA11が第２のビツト線２BL1，２1やデータ
線DL，を駆動している時でも、このラツチ回
路LA11をセンスアンプSA11との間のスイツチ回
路S11を開いておけば、上記センスアンプSA11は
データ線DL，に悪影響を与えることなく自由
に動作させることができる。そのため、先ず通常
の読み出しデータをセンスアンプSA11でセンス
したのちラツチ回路CA11にラツチしたら、この
ラツチ回路LA11をスイツチ回路S11によつてセン
スアンプSA11から切り離すと、センスアンプ
SA11はビツト線BL11または11に接続されてい
るメモリセルに対する次のリフレツシユのための
動作をすることができる。即ち、ラツチ回路
LA11が重い負荷である第２のビツト線２BL1，
２BL1およびデータ線DL，を駆動している間
に、上記リフレツシユ動作を十分に組み入れるこ
とができる。
なお、上述したような動作により、１サイクル
の間にセンスアンプSA11を１回は通常の読み出
し動作のために使用し、他の１回はリフレツシユ
動作のために使用することができる。この場合、
リフレツシユ動作のときは、センスアンプSA11
に読み出したデータを出力回路４に読み出す必要
はないので、センスアンプSA11のデータをラツ
チ回路CA11へ引き渡す必要はない。また、出力
回路４は通常はラツチ機能を有しており、上記通
常動作の読み出しデータのみラツチする。
の間にセンスアンプSA11を１回は通常の読み出
し動作のために使用し、他の１回はリフレツシユ
動作のために使用することができる。この場合、
リフレツシユ動作のときは、センスアンプSA11
に読み出したデータを出力回路４に読み出す必要
はないので、センスアンプSA11のデータをラツ
チ回路CA11へ引き渡す必要はない。また、出力
回路４は通常はラツチ機能を有しており、上記通
常動作の読み出しデータのみラツチする。
第２図は上記ビツト線群、センスアンプ群、ラ
ツチ回路群、スイツチ回路群のうちの一部を代表
的に取り出して具体例を示している。ここで、セ
ンスアンプSA11は一対のセンス信号SE，によ
り制御される駆動トランジスタを含むCMOS型
センスアンプからなり、同様にラツチ回路LA11
も一対のラツチ信号LE，により制御される駆
動トランジスタを含むCMOS型ラツチ回路から
なり、スイツチ回路S11はスイツチ信号φ1により
制御されるＮチヤネルトランジスタからなり、ス
イツチ回路２S11はスイツチ信号φ2により制御さ
れるＮチヤネルトランジスタからなる。
ツチ回路群、スイツチ回路群のうちの一部を代表
的に取り出して具体例を示している。ここで、セ
ンスアンプSA11は一対のセンス信号SE，によ
り制御される駆動トランジスタを含むCMOS型
センスアンプからなり、同様にラツチ回路LA11
も一対のラツチ信号LE，により制御される駆
動トランジスタを含むCMOS型ラツチ回路から
なり、スイツチ回路S11はスイツチ信号φ1により
制御されるＮチヤネルトランジスタからなり、ス
イツチ回路２S11はスイツチ信号φ2により制御さ
れるＮチヤネルトランジスタからなる。
上記実施例はfolded bit line型構成のメモリを
示した、open bit line型構成のメモリに本発明
を適用した場合の一部を第３図に示している。こ
こで、ラツチ回路LA11′は、ラツチ入力端がスイ
ツチ回路S11を介してセンスアンプSA11の出力端
に接続され、ラツチ出力端がスイツチ回路２
S11′を介して１本の第２のビツト線２BL1に接続
されている。同様に、ラツチ回路CA12′はスイツ
チ回路S12を介してセンスアンプSA12に接続され
ると共にスイツチ回路２S12′を介して上記第２の
ビツト線２BL1に接続されており、その他のラツ
チ回路LA21′，LA22′………も上記と同様に対応
するセンスアンプSA21，SA21，………との間に
スイツチ回路S21，S22，………が接続され、スイ
ツチ回路２S21′，２S22′………を介して第２のビ
ツト線２BL2に接続されている。
示した、open bit line型構成のメモリに本発明
を適用した場合の一部を第３図に示している。こ
こで、ラツチ回路LA11′は、ラツチ入力端がスイ
ツチ回路S11を介してセンスアンプSA11の出力端
に接続され、ラツチ出力端がスイツチ回路２
S11′を介して１本の第２のビツト線２BL1に接続
されている。同様に、ラツチ回路CA12′はスイツ
チ回路S12を介してセンスアンプSA12に接続され
ると共にスイツチ回路２S12′を介して上記第２の
ビツト線２BL1に接続されており、その他のラツ
チ回路LA21′，LA22′………も上記と同様に対応
するセンスアンプSA21，SA21，………との間に
スイツチ回路S21，S22，………が接続され、スイ
ツチ回路２S21′，２S22′………を介して第２のビ
ツト線２BL2に接続されている。
上記メモリにおいては、たとえばセンスアンプ
SA11のセンス動作後にセンスデータをラツチ回
路LA11′にラツチしてスイツチ回路S11を開くこと
によつて、ラツチ回路CA11′が第２のビツト線２
BL1およびこれにスイツチ回路２S1を介して接続
されているデータ線DLを駆動している間に前記
センスアンプSA11は自由に次のリフレツシユ動
作を行なうことができる。なお、上記ラツチ回路
CA11′でラツチしたデータは“１”または“０”
の信号であるので、第２のビツト線やデータ線は
それぞれ一対でなくても上記例のように１本用い
るだけでもよい。
SA11のセンス動作後にセンスデータをラツチ回
路LA11′にラツチしてスイツチ回路S11を開くこと
によつて、ラツチ回路CA11′が第２のビツト線２
BL1およびこれにスイツチ回路２S1を介して接続
されているデータ線DLを駆動している間に前記
センスアンプSA11は自由に次のリフレツシユ動
作を行なうことができる。なお、上記ラツチ回路
CA11′でラツチしたデータは“１”または“０”
の信号であるので、第２のビツト線やデータ線は
それぞれ一対でなくても上記例のように１本用い
るだけでもよい。
なお、本発明は前述したように１サイクルの間
に通常読み出し動作とリフレツシユ動作とを行な
うメモリに限らず、一般にセンスアンプを高速化
する目的でメモリに適用することもできる。即
ち、この場合には、１サイクルの間で第１回目の
センス動作は第１回目のアドレスのアクセスによ
るデータ読み出しに用い、この第１回目の読み出
しデータをラツチしたのちデータ線から出力回路
へと伝えている間にセンスアンプをラツチ回路か
ら切り離して自由にしておき、次の第２回目のア
ドレスのアクセスによるデータ読み出しに使用し
てもよい。このようにすれば、データ線での信号
遅延の間に後続のデータのセンスが完了してしま
うので、パイプライン的あるいは並列的な制御が
可能であり、第２回目の読み出しデータに対して
はあたかもセンス時間が零であるかのように見え
る。換言すれば、幾つかの連続したデータの読み
出しに際して高速動作が可能になる。
に通常読み出し動作とリフレツシユ動作とを行な
うメモリに限らず、一般にセンスアンプを高速化
する目的でメモリに適用することもできる。即
ち、この場合には、１サイクルの間で第１回目の
センス動作は第１回目のアドレスのアクセスによ
るデータ読み出しに用い、この第１回目の読み出
しデータをラツチしたのちデータ線から出力回路
へと伝えている間にセンスアンプをラツチ回路か
ら切り離して自由にしておき、次の第２回目のア
ドレスのアクセスによるデータ読み出しに使用し
てもよい。このようにすれば、データ線での信号
遅延の間に後続のデータのセンスが完了してしま
うので、パイプライン的あるいは並列的な制御が
可能であり、第２回目の読み出しデータに対して
はあたかもセンス時間が零であるかのように見え
る。換言すれば、幾つかの連続したデータの読み
出しに際して高速動作が可能になる。
上述したように本発明の半導体記憶装置のセン
スアンプ系は、センスアンプとデータ線との間に
ラツチ回路を設け、ラツチ回路とセンスアンプと
の接続およびラツチ回路とデータ線との接続のタ
イミング関係を適切に設定することによつて、セ
ンスアンプを高速化でき、サイクルタイムが短か
い場合でも１サイクル中に２回以上のセンス動作
が可能となる。したがつて、特に通常動作とリフ
レツシユ動作とを１サイクル内で時分割で行なう
ような擬似スタテイツクメモリなどに好適であ
る。
スアンプ系は、センスアンプとデータ線との間に
ラツチ回路を設け、ラツチ回路とセンスアンプと
の接続およびラツチ回路とデータ線との接続のタ
イミング関係を適切に設定することによつて、セ
ンスアンプを高速化でき、サイクルタイムが短か
い場合でも１サイクル中に２回以上のセンス動作
が可能となる。したがつて、特に通常動作とリフ
レツシユ動作とを１サイクル内で時分割で行なう
ような擬似スタテイツクメモリなどに好適であ
る。
第１図は本発明の一実施例に係る半導体メモリ
の一部を示す構成図、第２図は第１図の回路の一
部を取り出して具体例を示す回路図、第３図は本
発明の他の実施例に係る半導体メモリの一部を示
す構成図、第４図は従来の半導体メモリの一部を
示す構成図、第５図は第４図のメモリにおける通
常動作とリフレツシユ動作との時間関係を示す
図、第６図は第４図のメモリにおける動作例を示
す図、第７図は通常動作とリフレツシユ動作とを
１サイクル内で時分割で行なうメモリにおける動
作例を示すタイミング図である。 BL11〜BL14，11〜14，BL21〜BL24，
BL21〜24……ビツト線、２BL1，２1，２
BL2，２2……第２ビツト線（データ線）、
DL，……データ線、SA11，SA12，SA21，
SA22……センスアンプ、LA11，LA12，LA21，
LA22，LA11′，LA12′，LA21′，LA22′……ラツチ
回路、S11〜S14，S21〜S24，２S11，２S12，２
S21，２S22，２S1，２S2，２S11′，２S12′，２
S21′，２S22′……スイツチ回路。
の一部を示す構成図、第２図は第１図の回路の一
部を取り出して具体例を示す回路図、第３図は本
発明の他の実施例に係る半導体メモリの一部を示
す構成図、第４図は従来の半導体メモリの一部を
示す構成図、第５図は第４図のメモリにおける通
常動作とリフレツシユ動作との時間関係を示す
図、第６図は第４図のメモリにおける動作例を示
す図、第７図は通常動作とリフレツシユ動作とを
１サイクル内で時分割で行なうメモリにおける動
作例を示すタイミング図である。 BL11〜BL14，11〜14，BL21〜BL24，
BL21〜24……ビツト線、２BL1，２1，２
BL2，２2……第２ビツト線（データ線）、
DL，……データ線、SA11，SA12，SA21，
SA22……センスアンプ、LA11，LA12，LA21，
LA22，LA11′，LA12′，LA21′，LA22′……ラツチ
回路、S11〜S14，S21〜S24，２S11，２S12，２
S21，２S22，２S1，２S2，２S11′，２S12′，２
S21′，２S22′……スイツチ回路。
Claims (1)
- 【特許請求の範囲】 １ メモリセルアレイのビツト線の情報を感知増
幅するセンスアンプと、このセンスアンプの出力
をラツチするラツチ回路と、このラツチ回路とデ
ータ線との間に接続されカラムデコーダ出力によ
り制御されるスイツチ回路と、前記センスアンプ
と前記ラツチ回路との間に接続されたセンスアン
プ出力側スイツチ回路とを具備し、前記センスア
ンプにより感知された第１の情報をラツチ回路が
ラツチしたのち、前記センスアンプ出力側のスイ
ツチ回路がオフ状態に制御されて前記センスアン
プが第２の情報を感知し得るようになることを特
徴とする半導体体記憶装置のセンスアンプ系。 ２ 前記第１の情報は通常の読み出し動作による
ものであり、第２の情報はリフレツシユ動作によ
るものであることを特徴とする前記特許請求の範
囲第１項記載の半導体記憶装置のセンスアンプ
系。 ３ 前記ビツト線が多数に分割されたことを特徴
とする前記特許請求の範囲第１項記載の半導体記
憶装置のセンスアンプ系。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163508A JPS6142794A (ja) | 1984-08-03 | 1984-08-03 | 半導体記憶装置のセンスアンプ系 |
| KR1019850005080A KR890004475B1 (ko) | 1984-08-03 | 1985-07-16 | 반도체 장치 |
| US06/761,709 US4764901A (en) | 1984-08-03 | 1985-08-02 | Semiconductor memory device capable of being accessed before completion of data output |
| EP85109699A EP0170285B1 (en) | 1984-08-03 | 1985-08-02 | Semiconductor memory device |
| DE8585109699T DE3582376D1 (de) | 1984-08-03 | 1985-08-02 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163508A JPS6142794A (ja) | 1984-08-03 | 1984-08-03 | 半導体記憶装置のセンスアンプ系 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142794A JPS6142794A (ja) | 1986-03-01 |
| JPH041434B2 true JPH041434B2 (ja) | 1992-01-13 |
Family
ID=15775195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59163508A Granted JPS6142794A (ja) | 1984-08-03 | 1984-08-03 | 半導体記憶装置のセンスアンプ系 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6142794A (ja) |
| KR (1) | KR890004475B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298797A (ja) * | 1987-05-28 | 1988-12-06 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JP2599747B2 (ja) * | 1988-03-10 | 1997-04-16 | 沖電気工業株式会社 | 半導体メモリの制御方法 |
| JPH01241093A (ja) * | 1988-03-22 | 1989-09-26 | Fujitsu Ltd | 半導体記憶装置 |
| JP2552009B2 (ja) * | 1989-10-27 | 1996-11-06 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ |
| JPH04119590A (ja) * | 1990-09-10 | 1992-04-21 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089891A (ja) * | 1983-10-21 | 1985-05-20 | Nec Corp | 半導体メモリ |
-
1984
- 1984-08-03 JP JP59163508A patent/JPS6142794A/ja active Granted
-
1985
- 1985-07-16 KR KR1019850005080A patent/KR890004475B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR890004475B1 (ko) | 1989-11-04 |
| KR860002156A (ko) | 1986-03-26 |
| JPS6142794A (ja) | 1986-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |