JPH0157529B2 - - Google Patents
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- Publication number
- JPH0157529B2 JPH0157529B2 JP16088380A JP16088380A JPH0157529B2 JP H0157529 B2 JPH0157529 B2 JP H0157529B2 JP 16088380 A JP16088380 A JP 16088380A JP 16088380 A JP16088380 A JP 16088380A JP H0157529 B2 JPH0157529 B2 JP H0157529B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- terminal
- transistor
- pulse width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、入力パルス幅に比例して伸長され
たパルス幅の出力を得る回路に関するものであ
る。
たパルス幅の出力を得る回路に関するものであ
る。
本発明は例えば、位相ロツクループ回路におい
て、位相比較回路の出力パルス幅を伸長させ、該
回路の位相誤差を減少させるために用いることが
できる。位相ロツクループ回路の位相誤差は位相
比較回路の特性（位相誤差の出力パルス幅の関
係）に依存するので、パルス幅を伸長させること
により実質的に位相誤差の検出能力が向上し、位
相ロツクループ回路の位相誤差を減少させること
ができる。
て、位相比較回路の出力パルス幅を伸長させ、該
回路の位相誤差を減少させるために用いることが
できる。位相ロツクループ回路の位相誤差は位相
比較回路の特性（位相誤差の出力パルス幅の関
係）に依存するので、パルス幅を伸長させること
により実質的に位相誤差の検出能力が向上し、位
相ロツクループ回路の位相誤差を減少させること
ができる。
位相比較回路の特性向上には限界があるので、
わずかな位相誤差を検出するためには位相比較回
路の出力パルス幅を増幅しなければならない。
わずかな位相誤差を検出するためには位相比較回
路の出力パルス幅を増幅しなければならない。
本発明の目的は、一般に、パルス幅を比例関係
を保つて伸長させるパルス伸長回路に関し、その
特徴は、入力端子と、該入力端子の入力パルスに
従つて開閉するスイツチングトランジスタＱ１
と、該トランジスタの一端と第１基準電源VAと
の間に接続される抵抗Ｒ１と容量Ｃ１との直列回
路及び抵抗Ｒ２と、前記トランジスタの他端に接
続される第２基準電源VBと、前記トランジスタ
の前記一端を第３基準電源VCと比較する比較回
路COMPと、該比較回路の出力の伸長されたパ
ルスを受容する出力端子とを有し、VA＞VBの関
係が満足され、前記容量Ｃ１の充放電を介して入
力パルス幅を伸長して出力するごときパルス幅伸
長回路にある。以下図面により実施例を説明す
る。
を保つて伸長させるパルス伸長回路に関し、その
特徴は、入力端子と、該入力端子の入力パルスに
従つて開閉するスイツチングトランジスタＱ１
と、該トランジスタの一端と第１基準電源VAと
の間に接続される抵抗Ｒ１と容量Ｃ１との直列回
路及び抵抗Ｒ２と、前記トランジスタの他端に接
続される第２基準電源VBと、前記トランジスタ
の前記一端を第３基準電源VCと比較する比較回
路COMPと、該比較回路の出力の伸長されたパ
ルスを受容する出力端子とを有し、VA＞VBの関
係が満足され、前記容量Ｃ１の充放電を介して入
力パルス幅を伸長して出力するごときパルス幅伸
長回路にある。以下図面により実施例を説明す
る。
第１図は本発明の原理説明図で、図１に示す様
に抵抗Ｒ１，Ｒ２容量Ｃ１、スイツチ回路SW、
定電圧源VA，VB，VC、電圧比較回路COMPによ
りなる回路である。電源電圧はVA＞VC＞VBを満
足するものとする。スイツチ回路SWは入力信号
によつて制御されている。最初はスイツチ回路
SWは開放されており、入力パルスがはいると、
スイツチ回路SWは閉じて、端子２は定電圧電源
VBに接続される。このとき、 ｛端子２の電圧＞端子４の電圧｝の関係から、 ｛端子２の電圧＜端子４の電圧｝となるので電
圧比較回路も入力パルスとともに変化する。
に抵抗Ｒ１，Ｒ２容量Ｃ１、スイツチ回路SW、
定電圧源VA，VB，VC、電圧比較回路COMPによ
りなる回路である。電源電圧はVA＞VC＞VBを満
足するものとする。スイツチ回路SWは入力信号
によつて制御されている。最初はスイツチ回路
SWは開放されており、入力パルスがはいると、
スイツチ回路SWは閉じて、端子２は定電圧電源
VBに接続される。このとき、 ｛端子２の電圧＞端子４の電圧｝の関係から、 ｛端子２の電圧＜端子４の電圧｝となるので電
圧比較回路も入力パルスとともに変化する。
定電圧電源により容量Ｃ１は抵抗Ｒ１、容量Ｃ
１の時定数で充電される。次に入力信号がなくな
りスイツチ回路SWが開放されると容量Ｃ１に充
電された電荷は容量Ｃ１と抵抗Ｒ２の時定数で放
電を開始して、端子２の電圧は、定電圧電源VA
の電圧に近づく。このとき抵抗Ｒ２の値を大きく
設定すれば ｛端子２電圧＞端子４電圧｝の状態になる時間
は遅くなり、電圧比較回路出力が最初の状態にも
どる時間は伸長される。以上の様な動作によつて
入力パルス幅は伸長される。
１の時定数で充電される。次に入力信号がなくな
りスイツチ回路SWが開放されると容量Ｃ１に充
電された電荷は容量Ｃ１と抵抗Ｒ２の時定数で放
電を開始して、端子２の電圧は、定電圧電源VA
の電圧に近づく。このとき抵抗Ｒ２の値を大きく
設定すれば ｛端子２電圧＞端子４電圧｝の状態になる時間
は遅くなり、電圧比較回路出力が最初の状態にも
どる時間は伸長される。以上の様な動作によつて
入力パルス幅は伸長される。
以下、この発明のパルス幅伸長回路の実施例に
ついて図面に基づき説明する。図２はその一実施
例を示すブロツク図である。また図３に各端子
（ａ〜ｄ）の電圧波形図を示す。ここでV+＞Ｇ＞
V-とする。この例ではスイツチ回路としてトラ
ンジスタＱ１の飽和状態とカツトオフ状態を用い
ている。まず最初に容量Ｃ１は放電していると仮
定する。時間t0で端子ａが電圧V-から、トラン
ジスタＱ１をオンにする電圧に変化すると（図３
ａ）、端子ｃの電圧はV-の電圧にトランジスタの
飽和コレクタ―エミツタ電圧を加えた電圧になる
（図３ｃ）。このため出力パルスVoutはＬからＨ
となる。トランジスタＱ１がオン状態を続けると
容量Ｃ１には抵抗Ｒ１を通して電流が流れＲ１・
Ｃ１の時定数で充電されて端子ｂの電圧は電圧
V+に近づく。
ついて図面に基づき説明する。図２はその一実施
例を示すブロツク図である。また図３に各端子
（ａ〜ｄ）の電圧波形図を示す。ここでV+＞Ｇ＞
V-とする。この例ではスイツチ回路としてトラ
ンジスタＱ１の飽和状態とカツトオフ状態を用い
ている。まず最初に容量Ｃ１は放電していると仮
定する。時間t0で端子ａが電圧V-から、トラン
ジスタＱ１をオンにする電圧に変化すると（図３
ａ）、端子ｃの電圧はV-の電圧にトランジスタの
飽和コレクタ―エミツタ電圧を加えた電圧になる
（図３ｃ）。このため出力パルスVoutはＬからＨ
となる。トランジスタＱ１がオン状態を続けると
容量Ｃ１には抵抗Ｒ１を通して電流が流れＲ１・
Ｃ１の時定数で充電されて端子ｂの電圧は電圧
V+に近づく。
時間t1で入力パルス（Vin）が電圧V-にもどる
と、トランジスタＱ１はカツトオフする。Ｒ１≪
Ｒ２とすれば端子ｂの電圧はほぼ電圧V+になる。
端子ｃの電圧は（t1−t0）の時間に充電された電
荷による電圧分だけ電圧V+より低い値となつて
いる。この値が接地電圧VGより小さければ電圧
比較回路Ａの出力パルスVoutはＨになつたまま
である。次にこの状態が続くと、容量Ｃ１に充電
された電荷は抵抗Ｒ１，Ｒ２を通して放電を始め
るので端子ｃの電圧はＲ１＋Ｒ２・Ｃ１の時定数
で、電圧V+の値へ近づいてゆく。この時端子ｃ
電圧がVGより大きくなる時間t2において、電圧比
較回路Ａの出力はＨからＬに変化する。つまり、
入力パルス幅（t1−t0）が出力において（t2−t1）
だけ伸長される。この伸長する比は抵抗Ｒ１と抵
抗Ｒ２の値によつて自由に設定出来る。なお入力
パルス幅と出力パルス幅の間に比例関係を保つた
めの条件として、容量Ｃ１の充電時定数（Ｃ１・
Ｒ１）の値は入力パルス幅よりも小であることが
好ましい。
と、トランジスタＱ１はカツトオフする。Ｒ１≪
Ｒ２とすれば端子ｂの電圧はほぼ電圧V+になる。
端子ｃの電圧は（t1−t0）の時間に充電された電
荷による電圧分だけ電圧V+より低い値となつて
いる。この値が接地電圧VGより小さければ電圧
比較回路Ａの出力パルスVoutはＨになつたまま
である。次にこの状態が続くと、容量Ｃ１に充電
された電荷は抵抗Ｒ１，Ｒ２を通して放電を始め
るので端子ｃの電圧はＲ１＋Ｒ２・Ｃ１の時定数
で、電圧V+の値へ近づいてゆく。この時端子ｃ
電圧がVGより大きくなる時間t2において、電圧比
較回路Ａの出力はＨからＬに変化する。つまり、
入力パルス幅（t1−t0）が出力において（t2−t1）
だけ伸長される。この伸長する比は抵抗Ｒ１と抵
抗Ｒ２の値によつて自由に設定出来る。なお入力
パルス幅と出力パルス幅の間に比例関係を保つた
めの条件として、容量Ｃ１の充電時定数（Ｃ１・
Ｒ１）の値は入力パルス幅よりも小であることが
好ましい。
本発明は微小パルスをパルス幅に比例して伸長
させることができるのでデイジタル回路で構成さ
れた位相比較器に用いることにより微小な位相差
も充分な利得で検出することができる等の利点が
ある。
させることができるのでデイジタル回路で構成さ
れた位相比較器に用いることにより微小な位相差
も充分な利得で検出することができる等の利点が
ある。
本発明は唯１個のトランジスタによる少ない部
品点数の簡単な回路により目的を達成することが
でき、この効果に関連して、高速パルス動作に対
して有利である。
品点数の簡単な回路により目的を達成することが
でき、この効果に関連して、高速パルス動作に対
して有利である。
図１は本発明の簡単なブロツク図、図２は本発
明の詳細な回路図、図３は図２の回路の動作波形
である。 VA；第１基準電源、VB；第２基準電源、VC；
第３基準電源、Ｒ１，Ｒ２；抵抗、Ｃ１；容量、
Ｑ１；トランジスタ、Ａ；電圧比較回路。
明の詳細な回路図、図３は図２の回路の動作波形
である。 VA；第１基準電源、VB；第２基準電源、VC；
第３基準電源、Ｒ１，Ｒ２；抵抗、Ｃ１；容量、
Ｑ１；トランジスタ、Ａ；電圧比較回路。
Claims (1)
- １ 入力端子と、該入力端子の入力パルスに従つ
て開閉するスイツチングトランジスタＱ１と、該
トランジスタのコレクタと第１基準電源VAとの
間に接続される抵抗Ｒ１と容量Ｃ１との直列回路
及び抵抗Ｒ２と、前記トランジスタのエミツタに
接続される第２基準電源VBと、前記トランジス
タの前記コレクタを第３基準電源VCと比較する
比較回路COMPと、該比較回路の出力の伸長さ
れたパルスを受容する出力端子とを有し、VAと
VBは逆極性で、VA＞VBの関係にあり、前記容量
Ｃ１の充放電を介して前記入力端子の入力パルス
幅を伸長して出力することを特徴とするパルス幅
伸長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16088380A JPS5784619A (en) | 1980-11-17 | 1980-11-17 | Pulse width extension circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16088380A JPS5784619A (en) | 1980-11-17 | 1980-11-17 | Pulse width extension circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5784619A JPS5784619A (en) | 1982-05-27 |
| JPH0157529B2 true JPH0157529B2 (ja) | 1989-12-06 |
Family
ID=15724425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16088380A Granted JPS5784619A (en) | 1980-11-17 | 1980-11-17 | Pulse width extension circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5784619A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869996A (en) * | 1994-09-20 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor composite element, and method of detecting abnormal conditions in an inverter device having the element |
-
1980
- 1980-11-17 JP JP16088380A patent/JPS5784619A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5784619A (en) | 1982-05-27 |
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