JPH0157532B2 - - Google Patents
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- Publication number
- JPH0157532B2 JPH0157532B2 JP52114208A JP11420877A JPH0157532B2 JP H0157532 B2 JPH0157532 B2 JP H0157532B2 JP 52114208 A JP52114208 A JP 52114208A JP 11420877 A JP11420877 A JP 11420877A JP H0157532 B2 JPH0157532 B2 JP H0157532B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- collector
- pulse
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0416—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/04166—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/04213—Modifications for accelerating switching by feedback from the output circuit to the control circuit in bipolar transistor switches
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
この発明は、パルス信号制御回路、とくにデー
タ信号に対応した高周波パルス含む増幅されたパ
ルスデータ信号を得るパルス信号制御回路に関す
る。
タ信号に対応した高周波パルス含む増幅されたパ
ルスデータ信号を得るパルス信号制御回路に関す
る。
従来上記パルスデータ信号制御回路としてはデ
ータ入力信号と高周波パルス信号とから得られた
パルスデータ信号を増幅する方式がしられてい
る。
ータ入力信号と高周波パルス信号とから得られた
パルスデータ信号を増幅する方式がしられてい
る。
まず従来方式についてその動作方式を図を用い
て説明し、それに伴なう欠点について述べる。第
１図および第２図は、従来方式を示す回路図およ
び波形図である。第１図において、ゲート１は、
第２図に示すデータ信号ａと高周波パルス信号ｂ
とからパルスデータ信号ｃを得るための論理回路
であり、増幅回路２はパルスデータ信号ｃを増幅
するための回路である。増幅回路２は、スイツチ
ングトランジスタ３、コレクタ抵抗５、バツフア
トランジスタ４およびダイオード６を具備してい
る。スイツチングトランジスタ３は、NPN形ト
ランジスタでそのエミツタはアース（GND）に、
コレクタはコレクタ抵抗５を介して電源＋Ｖに接
続されている。バツフアトランジスタ４は、
NPN形トランジスタでそのコレクタは電源＋Ｖ
に接続され、ベース・エミツタ間にはバツフアダ
イオード６が接続され、さらにベースはスイツチ
ングトランジスタ３のコレクタに接続さている。
パルスデータ信号ｃは、スイツチングトランジス
タによつて電圧増幅され、さらにバツフアトラン
ジスタによつて電流増幅されて、出力Ｐにパルス
データ信号ｃに対応した増幅されたパルスデータ
信号ｄを生じる。
て説明し、それに伴なう欠点について述べる。第
１図および第２図は、従来方式を示す回路図およ
び波形図である。第１図において、ゲート１は、
第２図に示すデータ信号ａと高周波パルス信号ｂ
とからパルスデータ信号ｃを得るための論理回路
であり、増幅回路２はパルスデータ信号ｃを増幅
するための回路である。増幅回路２は、スイツチ
ングトランジスタ３、コレクタ抵抗５、バツフア
トランジスタ４およびダイオード６を具備してい
る。スイツチングトランジスタ３は、NPN形ト
ランジスタでそのエミツタはアース（GND）に、
コレクタはコレクタ抵抗５を介して電源＋Ｖに接
続されている。バツフアトランジスタ４は、
NPN形トランジスタでそのコレクタは電源＋Ｖ
に接続され、ベース・エミツタ間にはバツフアダ
イオード６が接続され、さらにベースはスイツチ
ングトランジスタ３のコレクタに接続さている。
パルスデータ信号ｃは、スイツチングトランジス
タによつて電圧増幅され、さらにバツフアトラン
ジスタによつて電流増幅されて、出力Ｐにパルス
データ信号ｃに対応した増幅されたパルスデータ
信号ｄを生じる。
増幅回路２において、出力Ｐの信号を見ると、
スイツチングトランジスタ３がオンになる時即ち
立ち下がり特性は急しゆんであるが、オフになる
時にはスイツチングトランジスタ３のコレクタ容
量およびコレクタ抵抗５からなる時定数にしたが
つて電源電圧＋Ｖに引かれるため立ち上がり特性
が悪い。このスイツチングトランジスタ３のオブ
時のスイツチング速度を早めるには、コレクタ抵
抗５の値を充分小さくすることが必要であるが、
抵抗値を低下させるとスイツチングトランジスタ
３のオン時に大電流が流れて電力損失が大きくな
りさらにはトランジスタが破壊してしまう欠点を
有する。
スイツチングトランジスタ３がオンになる時即ち
立ち下がり特性は急しゆんであるが、オフになる
時にはスイツチングトランジスタ３のコレクタ容
量およびコレクタ抵抗５からなる時定数にしたが
つて電源電圧＋Ｖに引かれるため立ち上がり特性
が悪い。このスイツチングトランジスタ３のオブ
時のスイツチング速度を早めるには、コレクタ抵
抗５の値を充分小さくすることが必要であるが、
抵抗値を低下させるとスイツチングトランジスタ
３のオン時に大電流が流れて電力損失が大きくな
りさらにはトランジスタが破壊してしまう欠点を
有する。
したがつて本発明の目的は、前記の欠点をなく
し、抵抗電力損やトランジスタ電力損などの電力
損失を小さくしパルス信号制御回路を得ることで
ある。
し、抵抗電力損やトランジスタ電力損などの電力
損失を小さくしパルス信号制御回路を得ることで
ある。
本発明によるパルス信号制御回路においては、
あらかじめ増幅された高周波パルスをスイツチン
グ回路に常時加えておき、データ信号に応じて増
幅された高周波パルスを遮断あるいは通過させて
いる。
あらかじめ増幅された高周波パルスをスイツチン
グ回路に常時加えておき、データ信号に応じて増
幅された高周波パルスを遮断あるいは通過させて
いる。
次に本発明の一実施例およびその波形を示した
第３図および第４図を参照して、本発明を詳細に
説明する。
第３図および第４図を参照して、本発明を詳細に
説明する。
第３図に示した本発明の一実施例において、第
１のトランジスタ９のエミツタ・ベース間にはエ
ミツタ・ベースのダイオード特性とその極性が逆
になるように第１のダイオード１２が接続され、
ベース・コレクタ間には高抵抗１１が接続され、
さらに第２のトランジスタ１０のベース・エミツ
タ間にはベース抵抗１３が接続され、さらにその
コレクタは第１のトランジスタ９のベースに接続
され、エミツタはアースなどの固定電位に接続さ
れるごとき構成となつている。
１のトランジスタ９のエミツタ・ベース間にはエ
ミツタ・ベースのダイオード特性とその極性が逆
になるように第１のダイオード１２が接続され、
ベース・コレクタ間には高抵抗１１が接続され、
さらに第２のトランジスタ１０のベース・エミツ
タ間にはベース抵抗１３が接続され、さらにその
コレクタは第１のトランジスタ９のベースに接続
され、エミツタはアースなどの固定電位に接続さ
れるごとき構成となつている。
第３図、第４図において、いま第２のトランジ
スタ１０のコレクタに増幅された高周波パルス信
号ｌを入力しておき、第２のトランジスタ１０の
ベースにパルスデータ信号ｃを入力させるとす
る。パルスデータ信号ｃ中にデータがない場合、
第２のトランジスタ１０はオフとなつており、第
１のトランジスタ９のエミツタは増幅された高周
波パルスｌの正の波高値＋Ｖに保たれる。パルス
データ信号ｃ中にデータがある場合、データ中の
パルスの極性に応じて第２のトランジスタ１０は
オン・オフをくり返す。即ち第１のトランジスタ
９のエミツタ電位は第２のトランジスタ１０がオ
ンの場合は第１のダイオード１２、第２のトラン
ジスタ１０のコレクタ、エミツタを介してアース
電位に固定され、第２のトランジスタ１０がオフ
の場合は、第１のトランジスタ９のベース、およ
び第２のダイオード１４を介して増幅された高周
波パルスｌの正の波高値＋Ｖに固定される。結局
第２のトランジスタ１０のベースに入力するパル
スデータ信号ｃに対応して第１のトランジスタ９
のエミツタより増幅されたパルスデータ信号ｄを
得ることができる。
スタ１０のコレクタに増幅された高周波パルス信
号ｌを入力しておき、第２のトランジスタ１０の
ベースにパルスデータ信号ｃを入力させるとす
る。パルスデータ信号ｃ中にデータがない場合、
第２のトランジスタ１０はオフとなつており、第
１のトランジスタ９のエミツタは増幅された高周
波パルスｌの正の波高値＋Ｖに保たれる。パルス
データ信号ｃ中にデータがある場合、データ中の
パルスの極性に応じて第２のトランジスタ１０は
オン・オフをくり返す。即ち第１のトランジスタ
９のエミツタ電位は第２のトランジスタ１０がオ
ンの場合は第１のダイオード１２、第２のトラン
ジスタ１０のコレクタ、エミツタを介してアース
電位に固定され、第２のトランジスタ１０がオフ
の場合は、第１のトランジスタ９のベース、およ
び第２のダイオード１４を介して増幅された高周
波パルスｌの正の波高値＋Ｖに固定される。結局
第２のトランジスタ１０のベースに入力するパル
スデータ信号ｃに対応して第１のトランジスタ９
のエミツタより増幅されたパルスデータ信号ｄを
得ることができる。
第３図においては、第２のトランジスタがオフ
となつた場合、前述の如く第１のトランジスタ９
のエミツタは第１のトランジスタ９のベースおよ
び第２のダイオード１４を介して＋Ｖに固定され
るため高抵停１１による遅れはなく、増幅された
パルスデータ信号ｄの立ち上がり特性は非常によ
い。さらに高抵抗１１の抵抗値は高い値に設定さ
れているが、前記増幅されたパルスデータ信号ｄ
の立ち上がり特性は悪くならない為回路中の電力
損を改善することができる。さらに第２のトラン
ジスタのコレクタに入力される増幅された高周波
パルスｌはその極性が負の時は第２のダイオード
１４によつてしや断され、極性が正の時は第１の
トランジスタ９において電流増幅された後そのエ
ミツタに出力を生じる為高周波パルスｌの供給電
流は非常に少なくてすむというすぐれた特徴を有
する。
となつた場合、前述の如く第１のトランジスタ９
のエミツタは第１のトランジスタ９のベースおよ
び第２のダイオード１４を介して＋Ｖに固定され
るため高抵停１１による遅れはなく、増幅された
パルスデータ信号ｄの立ち上がり特性は非常によ
い。さらに高抵抗１１の抵抗値は高い値に設定さ
れているが、前記増幅されたパルスデータ信号ｄ
の立ち上がり特性は悪くならない為回路中の電力
損を改善することができる。さらに第２のトラン
ジスタのコレクタに入力される増幅された高周波
パルスｌはその極性が負の時は第２のダイオード
１４によつてしや断され、極性が正の時は第１の
トランジスタ９において電流増幅された後そのエ
ミツタに出力を生じる為高周波パルスｌの供給電
流は非常に少なくてすむというすぐれた特徴を有
する。
なお本発明の実施例においては第１および第２
のトランジスタは、NPN型としているが、第１
および第２のダイオードの極性を逆極性となる如
く接続すればPNP型としても全く同様の効果が
得られることはもちろんである。
のトランジスタは、NPN型としているが、第１
および第２のダイオードの極性を逆極性となる如
く接続すればPNP型としても全く同様の効果が
得られることはもちろんである。
第１図、第２図は従来の方式によるパルス信号
制御回路およびその波形図、第３図、第４図は本
発明によるパルス信号制御回路およびその波形図
をそれぞれ示す。 図において、１はゲート、２は増幅回路、３は
スイツチングトランジスタ、４はバツフアトラン
ジスタ、５はコレクタ抵抗、６はダイオード、９
は第１のトランジスタ、１０は第２のトランジス
タ、１１は高抵抗、１２は第１のダイオード、１
３はベース抵抗、１４は第２のダイオードをそれ
ぞれ示す。
制御回路およびその波形図、第３図、第４図は本
発明によるパルス信号制御回路およびその波形図
をそれぞれ示す。 図において、１はゲート、２は増幅回路、３は
スイツチングトランジスタ、４はバツフアトラン
ジスタ、５はコレクタ抵抗、６はダイオード、９
は第１のトランジスタ、１０は第２のトランジス
タ、１１は高抵抗、１２は第１のダイオード、１
３はベース抵抗、１４は第２のダイオードをそれ
ぞれ示す。
Claims (1)
- １ 第１のトランジスタのエミツタ・ベース間に
はエミツタ・ベース間のダイオード特性と逆とな
る如き方向に第１のダイオードが接続され、さら
にコレクタ・ベース間には高抵抗が接続され、コ
レクタは高圧電源に接続され、第２のトランジス
タのベース・エミツタ間にはベース抵抗が接続さ
れ、さらにそのコレクタは第１のトランジスタの
ベースに接続され、エミツタは固定電位に接続さ
れ、高圧の高周波パルス信号を第２のトランジス
タのコレクタに第２のダイオードを介して入力さ
せるとともに前記高圧の高周波パルス信号と逆相
の低圧の高周波パルス信号を含むパルスデータ信
号を第２のトランジスタのベースに入力させるこ
とにより、第１のトランジスタのエミツタからデ
ータ入力信号に対応した高圧の高周波パルス信号
を含むパルスデータ信号を得ることを特徴とする
パルス信号制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11420877A JPS5447468A (en) | 1977-09-21 | 1977-09-21 | Pulse signal control circuit |
| US05/943,730 US4359648A (en) | 1977-09-21 | 1978-09-19 | Pulse signal control circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11420877A JPS5447468A (en) | 1977-09-21 | 1977-09-21 | Pulse signal control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5447468A JPS5447468A (en) | 1979-04-14 |
| JPH0157532B2 true JPH0157532B2 (ja) | 1989-12-06 |
Family
ID=14631905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11420877A Granted JPS5447468A (en) | 1977-09-21 | 1977-09-21 | Pulse signal control circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4359648A (ja) |
| JP (1) | JPS5447468A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204621A (ja) * | 1982-05-24 | 1983-11-29 | Nec Corp | パルス信号制御回路 |
| JPS59210705A (ja) * | 1984-05-04 | 1984-11-29 | Hitachi Ltd | パワ−ドライブ回路 |
| JP2013013044A (ja) * | 2011-05-31 | 2013-01-17 | Sanken Electric Co Ltd | ゲートドライブ回路 |
| JP6033212B2 (ja) * | 2013-12-26 | 2016-11-30 | 三菱電機株式会社 | 高周波交流電源装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3381144A (en) * | 1965-09-20 | 1968-04-30 | Ferroxcube Corp | Transistor switch |
| DE2224608B2 (de) * | 1972-05-19 | 1974-07-11 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltverstärker |
| US3896317A (en) * | 1973-12-28 | 1975-07-22 | Ibm | Integrated monolithic switch for high voltage applications |
| US3982138A (en) * | 1974-10-09 | 1976-09-21 | Rockwell International Corporation | High speed-low cost, clock controlled CMOS logic implementation |
| JPS5270741A (en) * | 1975-12-09 | 1977-06-13 | Mitsubishi Electric Corp | Mos logical circuit |
-
1977
- 1977-09-21 JP JP11420877A patent/JPS5447468A/ja active Granted
-
1978
- 1978-09-19 US US05/943,730 patent/US4359648A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5447468A (en) | 1979-04-14 |
| US4359648A (en) | 1982-11-16 |
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