JPH0157536B2 - - Google Patents
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- JPH0157536B2 JPH0157536B2 JP58249222A JP24922283A JPH0157536B2 JP H0157536 B2 JPH0157536 B2 JP H0157536B2 JP 58249222 A JP58249222 A JP 58249222A JP 24922283 A JP24922283 A JP 24922283A JP H0157536 B2 JPH0157536 B2 JP H0157536B2
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- level
- output
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
技術分野
本発明はCMOS回路に形成されるパツクゲー
ト電位を利用した４値出力回路に関し、さらに具
体的には、LSIチツプ中のVccレベルとVssレベル
の中間に２つのレベルを得ようとするものであ
る。本発明は、４値のDAコンバータ、特に液晶
の駆動回路としての利用が考えられる。 従来技術 従来LSI内部においてデジタルアナログ変換に
より多値の出力を得る場合、多値出力は抵抗ラダ
ー回路を用いて得られている。ところが抵抗ラダ
ー回路において多値出力を得ようとすると常に電
流を流しておかなければならず、消費電力が大き
く不利であつた。また消費電力を小さくするため
に抵抗を大きくすると必要な電位は得られるにし
ても、外部回路を駆動するための能力がなくなつ
てしまうという欠点があつた。 発明の目的 本発明は実質的に上記従来の欠点がない４値出
力回路を得ることをその目的とするもので、実質
的に出力のレベルが切換わるときのみしか電流が
流れず、外部に負荷がないときは電力を消費せず
４値出力が得られ、かつ負荷を接続するときには
その駆動能力を十分大きくとれる４値出力回路を
得るものである。 発明の構成及び作用 CMOS回路中ではＮチヤネルトランジスタの
バツクゲートは通常Vssに固定される。そのＮチ
ヤネルトランジスタによりVccレベルをPoly−Si
ゲートによりトランスフアするときゲート電位が
VccならばＮチヤネルトランジスタによつてトラ
ンスフアされた電位はVcc−Vth（Ｎ−ch）のレベ
ルが出力される。ここにVth（Ｎ−ch）は基板効
果により増大した閾値すなわちＮチヤネルの実効
的なスレツシヨルドレベルである。同様にＰチヤ
ネルトランジスタにおいてＮチヤネルでいうVcc
をVssに入れ換えるのみで同じ現象が説明でき、
基板効果のあるＰチヤネルトランジスタによつて
VssレベルをトランスフアするときVss−Vth（Ｐ−
ch）のレベルが出力される。本発明は以上の現
象を利用して４値を得るものである。 本発明の回路を第１図に示す。TR1，TR3，
TR5はＮチヤネルのMOSトランジスタであり、
TR2，TR4，TR6はＰチヤネルのMOSトランジ
スタであつて、各Ｎチヤネルトランジスタは基板
がグランドすなわち低レベルVssに接続されてお
り（第２図Ａ）、各Ｐチヤネルトランジスタは基
板が高電位側すなわちVccレベルに接続されてい
る（第２図Ｂ）。高電位側のＰチヤネルトランジ
スタTR6はソースがVcc、ドレインがＰチヤネル
トランジスタTR2のソースにまたゲートが入力Ｂ
に接続され、ＮチヤネルトランジスタTR5のソー
スがVccに、ドレインがＰチヤネルトランジスタ
TR2のソースに、またゲートが入力Ｂにそれぞれ
接続されている。ＰチヤネルトランジスタTR2の
ソースはTR6のドレイン及びTR5のドレインにそ
れぞれ接続し、ドレインはＮチヤネルトランジス
タTR1のドレインにゲートは入力端Ａにそれぞれ
接続されている。ＮチヤネルトランジスタTR1の
ゲートは入力端Ａに接続され、そのソースはグラ
ンド側のＮチヤネルトランジスタTR3及びＰチヤ
ネルMOSトランジスタTR4のドレインに接続さ
れ、トランジスタTR3及びTR4のそれぞれのソー
スはいずれもグランドのVssレベルに接続されて
おり、各トランジスタTR3，TR4のゲートは入力
Ｂに接続されている。そして、出力ＹはＰチヤネ
ルトランジスタTR2のドレイン及びＮチヤネルト
ランジスタTR1のドレインより取出される。以上
の回路と４値出力との対応を説明すると、４値の
レベルが出力するためには、Vcc側からいうと、
Vccのレベルを出力するためにはＰチヤネルトラ
ンジスタTR6が必要である。なぜなら、TR6のソ
ースレベルと基板のレベルがVccであるから出力
YoからVccが出力されるのである。次のレベルは
Vcc−Vth（Ｎ−ch）であり、Ｎチヤネルトランジ
スタTR5が選択されると基板がグランドVssレベ
ルでありソースがVccであるからバツクゲートが
かかり、基板効果によつてＮチヤネルの閾値もし
くは実効的な閾値Vth（Ｎ−ch）というものが大
きくなり、出力ＹにVcc−Vth（Ｎ−ch）の電位が
得られる。逆に、グランドレベルVss側から見る
と、グランドレベルVssを出すためにはソースレ
ベルと基板レベルが同じＮチヤネルトランジスタ
TR3が必要であり、次にVssと異なる電位を出力
するためにはソースレベルと基板電位が異なるＰ
チヤネルトランジスタTR4が必要である。実際に
はＰチヤネルトランジスタTR4の基板電位はVcc
レベルであり、ソースレベルがグランドVssにし
てあるということでVth（Ｐ−ch）という基板効
果をもたないVthプラス基板効果によるVth分だけ
電位がずれた実効的な閾値が生ずる結果出力Ｙに
Vss−Vth（Ｐ−ch）が出力する。本発明の回路で
は、この４値すなわち、Vcc，Vcc−Vth（Ｎ−ch），
Vss−Vth（Ｐ−ch），Vssを入力Ａ、入力Ｂの２本
の信号線により得られるようにしたものである。 次に第１図の回路の動作を入力Ａ、入力Ｂとの
対応により説明する。入力Ａ、入力Ｂと出力Ｙと
の対応関係は次表のようになる。
ト電位を利用した４値出力回路に関し、さらに具
体的には、LSIチツプ中のVccレベルとVssレベル
の中間に２つのレベルを得ようとするものであ
る。本発明は、４値のDAコンバータ、特に液晶
の駆動回路としての利用が考えられる。 従来技術 従来LSI内部においてデジタルアナログ変換に
より多値の出力を得る場合、多値出力は抵抗ラダ
ー回路を用いて得られている。ところが抵抗ラダ
ー回路において多値出力を得ようとすると常に電
流を流しておかなければならず、消費電力が大き
く不利であつた。また消費電力を小さくするため
に抵抗を大きくすると必要な電位は得られるにし
ても、外部回路を駆動するための能力がなくなつ
てしまうという欠点があつた。 発明の目的 本発明は実質的に上記従来の欠点がない４値出
力回路を得ることをその目的とするもので、実質
的に出力のレベルが切換わるときのみしか電流が
流れず、外部に負荷がないときは電力を消費せず
４値出力が得られ、かつ負荷を接続するときには
その駆動能力を十分大きくとれる４値出力回路を
得るものである。 発明の構成及び作用 CMOS回路中ではＮチヤネルトランジスタの
バツクゲートは通常Vssに固定される。そのＮチ
ヤネルトランジスタによりVccレベルをPoly−Si
ゲートによりトランスフアするときゲート電位が
VccならばＮチヤネルトランジスタによつてトラ
ンスフアされた電位はVcc−Vth（Ｎ−ch）のレベ
ルが出力される。ここにVth（Ｎ−ch）は基板効
果により増大した閾値すなわちＮチヤネルの実効
的なスレツシヨルドレベルである。同様にＰチヤ
ネルトランジスタにおいてＮチヤネルでいうVcc
をVssに入れ換えるのみで同じ現象が説明でき、
基板効果のあるＰチヤネルトランジスタによつて
VssレベルをトランスフアするときVss−Vth（Ｐ−
ch）のレベルが出力される。本発明は以上の現
象を利用して４値を得るものである。 本発明の回路を第１図に示す。TR1，TR3，
TR5はＮチヤネルのMOSトランジスタであり、
TR2，TR4，TR6はＰチヤネルのMOSトランジ
スタであつて、各Ｎチヤネルトランジスタは基板
がグランドすなわち低レベルVssに接続されてお
り（第２図Ａ）、各Ｐチヤネルトランジスタは基
板が高電位側すなわちVccレベルに接続されてい
る（第２図Ｂ）。高電位側のＰチヤネルトランジ
スタTR6はソースがVcc、ドレインがＰチヤネル
トランジスタTR2のソースにまたゲートが入力Ｂ
に接続され、ＮチヤネルトランジスタTR5のソー
スがVccに、ドレインがＰチヤネルトランジスタ
TR2のソースに、またゲートが入力Ｂにそれぞれ
接続されている。ＰチヤネルトランジスタTR2の
ソースはTR6のドレイン及びTR5のドレインにそ
れぞれ接続し、ドレインはＮチヤネルトランジス
タTR1のドレインにゲートは入力端Ａにそれぞれ
接続されている。ＮチヤネルトランジスタTR1の
ゲートは入力端Ａに接続され、そのソースはグラ
ンド側のＮチヤネルトランジスタTR3及びＰチヤ
ネルMOSトランジスタTR4のドレインに接続さ
れ、トランジスタTR3及びTR4のそれぞれのソー
スはいずれもグランドのVssレベルに接続されて
おり、各トランジスタTR3，TR4のゲートは入力
Ｂに接続されている。そして、出力ＹはＰチヤネ
ルトランジスタTR2のドレイン及びＮチヤネルト
ランジスタTR1のドレインより取出される。以上
の回路と４値出力との対応を説明すると、４値の
レベルが出力するためには、Vcc側からいうと、
Vccのレベルを出力するためにはＰチヤネルトラ
ンジスタTR6が必要である。なぜなら、TR6のソ
ースレベルと基板のレベルがVccであるから出力
YoからVccが出力されるのである。次のレベルは
Vcc−Vth（Ｎ−ch）であり、Ｎチヤネルトランジ
スタTR5が選択されると基板がグランドVssレベ
ルでありソースがVccであるからバツクゲートが
かかり、基板効果によつてＮチヤネルの閾値もし
くは実効的な閾値Vth（Ｎ−ch）というものが大
きくなり、出力ＹにVcc−Vth（Ｎ−ch）の電位が
得られる。逆に、グランドレベルVss側から見る
と、グランドレベルVssを出すためにはソースレ
ベルと基板レベルが同じＮチヤネルトランジスタ
TR3が必要であり、次にVssと異なる電位を出力
するためにはソースレベルと基板電位が異なるＰ
チヤネルトランジスタTR4が必要である。実際に
はＰチヤネルトランジスタTR4の基板電位はVcc
レベルであり、ソースレベルがグランドVssにし
てあるということでVth（Ｐ−ch）という基板効
果をもたないVthプラス基板効果によるVth分だけ
電位がずれた実効的な閾値が生ずる結果出力Ｙに
Vss−Vth（Ｐ−ch）が出力する。本発明の回路で
は、この４値すなわち、Vcc，Vcc−Vth（Ｎ−ch），
Vss−Vth（Ｐ−ch），Vssを入力Ａ、入力Ｂの２本
の信号線により得られるようにしたものである。 次に第１図の回路の動作を入力Ａ、入力Ｂとの
対応により説明する。入力Ａ、入力Ｂと出力Ｙと
の対応関係は次表のようになる。
【表】
(1) Ａ＝０、Ｂ＝０の場合
Ａの入力が０（Vss）ということはＰチヤネルト
ランジスタに対してON、Ｎチヤネルトランジス
タに対してOFFの信号となる。TR2はON、TR1
はOFFとなるから、TR5，TR6のいずれかのト
ランジスタの効果もしくは電位がTR2によつて出
力Ｙに出力する。Ｂの入力０であるから、Ｐチヤ
ネルトランジスタTR6がON、Ｎチヤネルトラン
ジスタTR5がOFFでありVccレベルが出力され
る。 (2) Ａ＝０、Ｂ＝１の場合 Ａ＝０であるから(1)と同じくTR2はON、TR1
はOFFで、Ｂ＝１（Vcc）であるからＮチヤネル
トランジスタTR5がON、Ｐチヤネルトランジス
タTR6がOFFであり、TR5により基板効果によ
つてスレツシヨルドレベルが変つたVth−Nch電
位分だけVccから下がつた電位がTR2によつて伝
達されて出力Ｙに得られる。 (3) Ａ＝１、Ｂ＝０の場合 Ａ＝１（Vcc）でTR1はON、TR2はOFFになる
からTR3又はTR4によつて得られた電位がTR1の
Ｎチヤネルトランジスタによつて出力される。Ｂ
＝０であるから、TR3（Ｎチヤネル）はOFF、
TR4（Ｐチヤネル）ONであり、TR4のＰチヤネ
ルトランジスタの基板効果によつて電位が実効的
なスレツシヨルドレベルが変化した分だけVssレ
ベルから持上つた電位がTR1のＮチヤネルトラン
ジスタを通して出力Ｙに供給される。 (4) Ａ＝１、Ｂ＝１の場合 Ａ＝（Vcc）であるから(3)と同じくTR1はON、
TR2はOFFであり、Ｂ＝１であるからTR3（Ｎチ
ヤネル）ON、TR4（Ｐチヤネル）OFFであつて、
出力ＹにはそのままVssレベルが出力される。 以上、本発明を１実施例によつて説明したが、
本発明は第３図のような変形も可能である。第３
図において、TR1及びTR2は外側すなわちそれぞ
れVss側及びVcc側に配置されている点が第１図と
相違するが、回路の動作は第１図の回路と同様で
ある。またさらに第４図のような変形も可能であ
る。図において、TR3及びTR4は第３図のように
共通にトランジスタTR1を介してVssに接続され
るのではなく、それぞれ各別のトランジスタTR1
及びTR7を介してVssレベルに接続されている。
なおVcc側にも同様な変形が可能である。 発明の効果 本発明によると、得られる４つのレベルについ
ては十分な駆動能力があり、かつ各レベルを得る
電力は４つのレベルを選択した瞬間だけ、すなわ
ち各トランジスタがON−OFF、OFF−ONする
ときだけ電流が流れるだけであつて、外部に負荷
がない場合だと実質的に電流を消費しない。例え
ば出力Ｙを次のトランジスタのゲートに接続する
場合にはほとんど電力を消費しない。一方、トラ
ンジスタそのものの大きさを考慮すればいくらで
も外部への駆動能力をもたせることができる。
ランジスタに対してON、Ｎチヤネルトランジス
タに対してOFFの信号となる。TR2はON、TR1
はOFFとなるから、TR5，TR6のいずれかのト
ランジスタの効果もしくは電位がTR2によつて出
力Ｙに出力する。Ｂの入力０であるから、Ｐチヤ
ネルトランジスタTR6がON、Ｎチヤネルトラン
ジスタTR5がOFFでありVccレベルが出力され
る。 (2) Ａ＝０、Ｂ＝１の場合 Ａ＝０であるから(1)と同じくTR2はON、TR1
はOFFで、Ｂ＝１（Vcc）であるからＮチヤネル
トランジスタTR5がON、Ｐチヤネルトランジス
タTR6がOFFであり、TR5により基板効果によ
つてスレツシヨルドレベルが変つたVth−Nch電
位分だけVccから下がつた電位がTR2によつて伝
達されて出力Ｙに得られる。 (3) Ａ＝１、Ｂ＝０の場合 Ａ＝１（Vcc）でTR1はON、TR2はOFFになる
からTR3又はTR4によつて得られた電位がTR1の
Ｎチヤネルトランジスタによつて出力される。Ｂ
＝０であるから、TR3（Ｎチヤネル）はOFF、
TR4（Ｐチヤネル）ONであり、TR4のＰチヤネ
ルトランジスタの基板効果によつて電位が実効的
なスレツシヨルドレベルが変化した分だけVssレ
ベルから持上つた電位がTR1のＮチヤネルトラン
ジスタを通して出力Ｙに供給される。 (4) Ａ＝１、Ｂ＝１の場合 Ａ＝（Vcc）であるから(3)と同じくTR1はON、
TR2はOFFであり、Ｂ＝１であるからTR3（Ｎチ
ヤネル）ON、TR4（Ｐチヤネル）OFFであつて、
出力ＹにはそのままVssレベルが出力される。 以上、本発明を１実施例によつて説明したが、
本発明は第３図のような変形も可能である。第３
図において、TR1及びTR2は外側すなわちそれぞ
れVss側及びVcc側に配置されている点が第１図と
相違するが、回路の動作は第１図の回路と同様で
ある。またさらに第４図のような変形も可能であ
る。図において、TR3及びTR4は第３図のように
共通にトランジスタTR1を介してVssに接続され
るのではなく、それぞれ各別のトランジスタTR1
及びTR7を介してVssレベルに接続されている。
なおVcc側にも同様な変形が可能である。 発明の効果 本発明によると、得られる４つのレベルについ
ては十分な駆動能力があり、かつ各レベルを得る
電力は４つのレベルを選択した瞬間だけ、すなわ
ち各トランジスタがON−OFF、OFF−ONする
ときだけ電流が流れるだけであつて、外部に負荷
がない場合だと実質的に電流を消費しない。例え
ば出力Ｙを次のトランジスタのゲートに接続する
場合にはほとんど電力を消費しない。一方、トラ
ンジスタそのものの大きさを考慮すればいくらで
も外部への駆動能力をもたせることができる。
第１図は本発明のCMOSプロセスによる４値
出力回路の１実施例の回路図、第２図Ａ，Ｂはそ
れぞれＮチヤネルトランジスタ及びＰチヤネルト
ランジスタのバツクゲートの接続を示す図、第３
図は本発明の他の実施例の回路図、第４図は本発
明の更に他の実施例の回路図。 （主な符号）、Ａ，Ｂ…入力、Ｙ…出力、TR1，
TR3，TR5…ＮチヤネルMOSトランジスタ、
TR2，TR4，TR6…ＰチヤネルMOSトランジス
タ、Vcc…高電位側の電位、Vss…低電位側（グラ
ンド）の電位。
出力回路の１実施例の回路図、第２図Ａ，Ｂはそ
れぞれＮチヤネルトランジスタ及びＰチヤネルト
ランジスタのバツクゲートの接続を示す図、第３
図は本発明の他の実施例の回路図、第４図は本発
明の更に他の実施例の回路図。 （主な符号）、Ａ，Ｂ…入力、Ｙ…出力、TR1，
TR3，TR5…ＮチヤネルMOSトランジスタ、
TR2，TR4，TR6…ＰチヤネルMOSトランジス
タ、Vcc…高電位側の電位、Vss…低電位側（グラ
ンド）の電位。
Claims (1)
- 【特許請求の範囲】 １ ４値信号を出力する出力端Ｙと高電位側電源
線Vccとの間に直列接続された第１、第２のＰチ
ヤネルMOSトランジスタTR２，TR６と、 前記出力端Ｙと低電位側電源線Vssとの間に直
列接続された第１、第２のＮチヤネルMOSトラ
ンジスタTR１，TR３と、 前記第２のＰチヤネルMOSトランジスタTR６
と並列接続された第３のＮチヤネルMOSトラン
ジスタTR５と、 前記第２のＮチヤネルMOSトランジスタTR３
と並列接続された第３のＰチヤネルMOSトラン
ジスタTR４とを具備し、 前記第１のＰチヤネルMOSトランジスタTR２
及び第１のＮチヤネルMOSトランジスタTR１
は、それぞれゲートに第１の２値入力、Ａを受
け、 前記第２、第３のＰチヤネルMOSトランジス
タTR６，TR４、及び前記第２、第３のＮチヤ
ネルMOSトランジスタTR３，TR５は、それぞ
れゲートに第２の２値入力Ｂを受け、 前記第１、第２の２値入力Ａ，Ｂに応答して、
前記第１、第２のＰチヤネルMOSトランジスタ
TR２，TR６を介し第１のレベルが出力され、
前記第１のＰチヤネルMOSトランジスタTR２及
び前記第３のＮチヤネルMOSトランジスタTR５
を介し第２のレベルが出力され、前記第１、第２
のＮチヤネルMOSトランジスタTR１，TR３を
介し第３のレベルが出力され、前記第２のＮチヤ
ネルMOSトランジスタTR１及び第３のＰチヤネ
ルMOSトランジスタTR４を介して第４のレベル
が出力されることを特徴とする４値出力回路。 ２ 前記第１のＰチヤネルMOSトランジスタTR
２及び前記第１のＮチヤネルMOSトランジスタ
TR１のドレインはそれぞれ前記出力端Ｙに接続
され、 前記第２のＰチヤネルMOSトランジスタTR６
のソースは前記高電位側電源線Vccへ、前記第２
のＮチヤネルMOSトランジスタTR３のソースは
前記低電位側電源線Vssに接続されていることを
特徴とする前記特許請求の範囲第１項記載の４値
出力回路。 ３ 前記第２のＰチヤネルMOSトランジスタTR
６及び前記第２のＮチヤネルMOSトランジスタ
TR３のドレインはそれぞれ前記出力端Ｙに接続
され、 前記第１のＰチヤネルMOSトランジスタTR２
のソースは前記高電位側電源線Vccへ、前記第１
のＮチヤネルMOSトランジスタTR１のソースか
前記低電位側電源線Vssに接続されていることを
特徴とする前記特許請求の範囲第１項記載の４値
出力回路。 ４ ４値信号を出力する出力端Ｙと高電位側電源
線Vccとの間に直列接続された第１、第２のＰチ
ヤネルMOSトランジスタTR２，TR６と、 前記出力端Ｙと低電位側電源線Vssとの間に直
列接続された第１、第２のＮチヤネルMOSトラ
ンジスタTR１，TR３と、 前記出力端Ｙと低電位側電源線Vssとの間に直
列接続された第３のＮチヤネルMOSトランジス
タTR７及び第３のＰチヤネルMOSトランジスタ
TR４と、 前記第２のＰチヤネルMOSトランジスタTR６
と並列接続された第４のＮチヤネルMOSトラン
ジスタTR５とを具備し、 前記第１のＰチヤネルMOSトランジスタTR
２、前記第１のＮチヤネルMOSトランジスタTR
１、前記第３のＮチヤネルMOSトランジスタTR
７はそれぞれゲートに第１の２値入力Ａを受け、 前記第２、第３のＰチヤネルMOSトランジス
タTR６，TR４、及び前記第２、第４のＮチヤ
ネルMOSトランジスタTR３，TR５は、それぞ
れゲートに第２の２値入力Ｂを受け、 前記第１、第２の２値入力Ａ，Ｂに応答して、
前記第１、第２のＰチヤネルMOSトランジスタ
TR２，TR６を介し第１のレベルが出力され、
前記第１のＰチヤネルMOSトランジスタTR２及
び前記第４のＮチヤネルMOSトランジスタTR５
を介し第２のレベルが出力され、前記第１、第２
のＮチヤネルMOSトランジスタTR１，TR３を
介し第３のレベルが出力され、前記第３のＮチヤ
ネルMOSトランジスタTR７及び第３のＰチヤネ
ルMOSトランジスタTR４を介して第４のレベル
が出力されることを特徴とする４値出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249222A JPS60141021A (ja) | 1983-12-28 | 1983-12-28 | ４値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249222A JPS60141021A (ja) | 1983-12-28 | 1983-12-28 | ４値出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60141021A JPS60141021A (ja) | 1985-07-26 |
| JPH0157536B2 true JPH0157536B2 (ja) | 1989-12-06 |
Family
ID=17189731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58249222A Granted JPS60141021A (ja) | 1983-12-28 | 1983-12-28 | ４値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60141021A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155043A (ja) * | 1988-12-07 | 1990-06-14 | Aputo Instr Kk | 真理値発生基本回路および真理値発生回路 |
| WO2010118762A1 (de) | 2009-04-16 | 2010-10-21 | Siemens Aktiengesellschaft | Wicklung und herstellungsverfarhen einer wicklung |
-
1983
- 1983-12-28 JP JP58249222A patent/JPS60141021A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60141021A (ja) | 1985-07-26 |
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