JPS6025323A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6025323A JPS6025323A JP58133703A JP13370383A JPS6025323A JP S6025323 A JPS6025323 A JP S6025323A JP 58133703 A JP58133703 A JP 58133703A JP 13370383 A JP13370383 A JP 13370383A JP S6025323 A JPS6025323 A JP S6025323A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level
- enhancement
- power supply
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）本発明の技術分野
本発明は０Ｍ０３回路に係り、特にＴＴＬレベル等が入
力される０Ｍ０３回路に関する。
力される０Ｍ０３回路に関する。
（２）技術の背景
０Ｍ０３回路はｐチャンネルＭ’０３ＦＥＴ（以下ｐＭ
Ｏ５ＦＥＴ）とｎチャンネルＭＯＳ Ｆ ＥＴ（以下ｎ
Ｍ ＯＳ Ｆ Ｅ ｉ” ）で構成され、その特徴が
低消費電力であることから、種々な方面に利用されてい
る。例えば、低消費電力である為高集積化に適している
ことからメモリ素子、また論理回路等に多数使用されて
いる。
Ｏ５ＦＥＴ）とｎチャンネルＭＯＳ Ｆ ＥＴ（以下ｎ
Ｍ ＯＳ Ｆ Ｅ ｉ” ）で構成され、その特徴が
低消費電力であることから、種々な方面に利用されてい
る。例えば、低消費電力である為高集積化に適している
ことからメモリ素子、また論理回路等に多数使用されて
いる。
第１図は従来のｐエンハンスメントＭ ＯＳ Ｉ？ Ｅ
ＴとｎエンハンスメントＭＯＳ Ｆ ＥＴを用いたＣＭ
ＯＳインバータの基本回路図である。ｐＭＯ３ＦＥＴＩ
、ｎＭＯ３ＦＥＴ２の両ゲー１一端子には入力端子ＶＩ
Ｎが接続され、ｐＭＯ３ＦＥＴ１のソース端子には電源
電圧Ｖｃｃが接続され、ｎ Ｍ ０３ＦＥ７２のソース
端子にはアース電位が接続され、ｐＭＯ３ＦＥ、ｉ”ｌ
とｎＭＯ３ＦＥＴ２の両ドレイン端子を接続すると共に
出力端子■ゆが接続されている。
ＴとｎエンハンスメントＭＯＳ Ｆ ＥＴを用いたＣＭ
ＯＳインバータの基本回路図である。ｐＭＯ３ＦＥＴＩ
、ｎＭＯ３ＦＥＴ２の両ゲー１一端子には入力端子ＶＩ
Ｎが接続され、ｐＭＯ３ＦＥＴ１のソース端子には電源
電圧Ｖｃｃが接続され、ｎ Ｍ ０３ＦＥ７２のソース
端子にはアース電位が接続され、ｐＭＯ３ＦＥ、ｉ”ｌ
とｎＭＯ３ＦＥＴ２の両ドレイン端子を接続すると共に
出力端子■ゆが接続されている。
同図に於いて、このインバータ回路の動作は、入力端子
■、Ｎに“Ｈ″信号正電位）が加えられた場合、ｎＭｏ
、５ＦＥＴ２がＯＮ状態、ｐＭＯ３ＦＥＴＩがＯＦＦ状
態となるので出力端子■つ、にアー入電位力５出力され
、逆に入力端子ｖ ＋Ｈに“Ｌ”信号（零電位）が加え
られた場合、ｎＭＯ３ＦＥＴと９ＭＯ３ＦＥＴが前述の
状態と逆すなわち９ＭＯ３ＦＥＴ１がＯＮ状態、ｎ Ｍ
ＯＳ Ｆ Ｅ Ｔ ２がＯＦＦ状態となり出力端子Ｖ
。ｕＴば略電源電圧Ｖｃｃとなる。前述の入力信号（Ｈ
，Ｌ）に対して一方のＭ ＯＳ Ｆ Ｅ Ｔが必ずＯＦ
Ｆとなっているので、定常状態でＶＣＣから１妾地へ流
れる電流はＯＦＦとなっているＭ ＯＳ Ｆ Ｅ ′ｒ
のソース・ドレイン間に流れるリーク電流だりである。
■、Ｎに“Ｈ″信号正電位）が加えられた場合、ｎＭｏ
、５ＦＥＴ２がＯＮ状態、ｐＭＯ３ＦＥＴＩがＯＦＦ状
態となるので出力端子■つ、にアー入電位力５出力され
、逆に入力端子ｖ ＋Ｈに“Ｌ”信号（零電位）が加え
られた場合、ｎＭＯ３ＦＥＴと９ＭＯ３ＦＥＴが前述の
状態と逆すなわち９ＭＯ３ＦＥＴ１がＯＮ状態、ｎ Ｍ
ＯＳ Ｆ Ｅ Ｔ ２がＯＦＦ状態となり出力端子Ｖ
。ｕＴば略電源電圧Ｖｃｃとなる。前述の入力信号（Ｈ
，Ｌ）に対して一方のＭ ＯＳ Ｆ Ｅ Ｔが必ずＯＦ
Ｆとなっているので、定常状態でＶＣＣから１妾地へ流
れる電流はＯＦＦとなっているＭ ＯＳ Ｆ Ｅ ′ｒ
のソース・ドレイン間に流れるリーク電流だりである。
従って、この０ＭＯ３は動作周波数ずなわらスイッチン
グ周波数で決まる低消費電力素子である。
グ周波数で決まる低消費電力素子である。
第２図は第１図に於けるＣ Ｍ ＯＳ−（ンバータ回路
の入力電圧■１Ｎと出力電圧■９を示すグラフである。
の入力電圧■１Ｎと出力電圧■９を示すグラフである。
同図に於いて、０Ｍ０３回路に於ける闇値電圧Ｖｔ１１
は電源電圧Ｖｃｃの略１／２であることが解る。
は電源電圧Ｖｃｃの略１／２であることが解る。
第３図は電源電圧Ｖｃｃに対する前述ＣＭＯ３の闇値電
圧ｖｔｈの変化を示すグラフである。同図に於いて、こ
のＣＭＯ５の闇値電圧ｖｔｈは電源電圧Ｖｃｃと比例し
ていることが解る。
圧ｖｔｈの変化を示すグラフである。同図に於いて、こ
のＣＭＯ５の闇値電圧ｖｔｈは電源電圧Ｖｃｃと比例し
ていることが解る。
従って、例えば電源電圧Ｖｃｃを５ｖとした場合、閾値
電圧ｖｔｈは略２，５■となる。すなわち前述したよう
に０Ｍ０３回路はその低消費電力の特徴が生かされて、
高集積化例えばメモリや複雑な論理回路のＩＣとに使用
されている。
電圧ｖｔｈは略２，５■となる。すなわち前述したよう
に０Ｍ０３回路はその低消費電力の特徴が生かされて、
高集積化例えばメモリや複雑な論理回路のＩＣとに使用
されている。
（３）従来技術の問題点
０Ｍ０３回路は前述のように低消費電力化の特徴によっ
て多用されているが、その論理レベルの闇値が電源電圧
Ｖｃｃの略１／２であることによって例えばＴＴＬレベ
ル等の入力論理レベルが異なるものに接続される場合に
は、そのレベルに対応するように設計時に考慮しなけれ
ばならなかった。
て多用されているが、その論理レベルの闇値が電源電圧
Ｖｃｃの略１／２であることによって例えばＴＴＬレベ
ル等の入力論理レベルが異なるものに接続される場合に
は、そのレベルに対応するように設計時に考慮しなけれ
ばならなかった。
例えば前述のＴＴＬレヘレベ場合には信号線にプルアッ
プ抵抗を付加したり、レベル変換用のバッファ回路を挿
入したりする必要があった。そのため、設針者の労力、
回路増加、コストアンプ等の問題を有していた。
プ抵抗を付加したり、レベル変換用のバッファ回路を挿
入したりする必要があった。そのため、設針者の労力、
回路増加、コストアンプ等の問題を有していた。
（４）発明の目的
本発明は上記従来の欠点に鑑み、低消費電力の特徴を生
かｌ＜ＴＴ Ｌレベル等の信号に対しても動作する構成
簡単な０Ｍ０３回路を実現した半導体集積回路を提供す
ることを目的とする。
かｌ＜ＴＴ Ｌレベル等の信号に対しても動作する構成
簡単な０Ｍ０３回路を実現した半導体集積回路を提供す
ることを目的とする。
（５）発明の構成
本発明の特徴とするところは外部からの信号入力段を負
荷素子とｎチャンネルＭＯ３）ランジスタとを直列接続
してなるインバータで構成し、その他の部分を０Ｍ０３
回路で構成したことを特徴とする半導体集積回路 （６）発明の実施例 以下、本発明の実施例を用いて詳細に説明する。
荷素子とｎチャンネルＭＯ３）ランジスタとを直列接続
してなるインバータで構成し、その他の部分を０Ｍ０３
回路で構成したことを特徴とする半導体集積回路 （６）発明の実施例 以下、本発明の実施例を用いて詳細に説明する。
ｆｆ１４図はｎチャンネルエンハンスメント・ディプリ
ルジョン形ＭＯ３ＦＥＴ（以下ｎ Ｅ ／ Ｄ形Ｍ○Ｓ
ＦＥ’Ｔ）のインバータ基本回路図である。
ルジョン形ＭＯ３ＦＥＴ（以下ｎ Ｅ ／ Ｄ形Ｍ○Ｓ
ＦＥ’Ｔ）のインバータ基本回路図である。
同図に於いて、ｆｌディプリーションＭＯ３ＦＥＴ３の
ゲート端子はソース端子に接続し、ドレイン端子は電源
電圧Ｖｃｃに接続されている。ｎエンハンスメントＭＯ
３ＦＥＴ４のゲート端子には入力端子■１Ｎが接続され
、ソース端子はアース電位が接続されドレイン端子は、
ｎディプリー２５７ＭＯ３ＦＥＴ３のソース端子が接続
されている。
ゲート端子はソース端子に接続し、ドレイン端子は電源
電圧Ｖｃｃに接続されている。ｎエンハンスメントＭＯ
３ＦＥＴ４のゲート端子には入力端子■１Ｎが接続され
、ソース端子はアース電位が接続されドレイン端子は、
ｎディプリー２５７ＭＯ３ＦＥＴ３のソース端子が接続
されている。
更に、出力端子Ｖ。Ｕ□はｎディプリー９５２ＭＯ５Ｆ
ＥＴ３のソース端子に接続している。 このｎＥ／Ｄ形
ＭＯＳインバータは常時ｎディプリーションＭＯ３ＦＥ
Ｔ３がＯＮ状態となり、出力端子Ｖ ｏｕｒをハイレベ
ルずなわち電源電圧にするように動作する。しかしなが
ら、このｎディプリー２５７ＭＯ３ＦＥＴ３は高抵抗の
負荷素子とし”ζ（りｊき。
ＥＴ３のソース端子に接続している。 このｎＥ／Ｄ形
ＭＯＳインバータは常時ｎディプリーションＭＯ３ＦＥ
Ｔ３がＯＮ状態となり、出力端子Ｖ ｏｕｒをハイレベ
ルずなわち電源電圧にするように動作する。しかしなが
ら、このｎディプリー２５７ＭＯ３ＦＥＴ３は高抵抗の
負荷素子とし”ζ（りｊき。
入力端子■ＩＮに“Ｈ”信号（正電位）が加えられた場
合には、ｎエンハンスメントＭＯ３ＦＥＴが完全なるＯ
Ｎ状態となり出力端子Ｖ。ＬＩＴに略アース電位が出力
される。すなわち、ｎディプリー２５７ＭＯ３ＦＥＴ３
は定電流負荷として動作している。そして逆に入力端子
Ｖ 、、に“Ｌ”信号（零電位）が加えられた場合、ｎ
エンハンスメントＭＯ３ＦＥＴ４がＯＦＦ状態となり出
力端子Ｖヶに略電源電圧Ｖｃｃが出力される。
合には、ｎエンハンスメントＭＯ３ＦＥＴが完全なるＯ
Ｎ状態となり出力端子Ｖ。ＬＩＴに略アース電位が出力
される。すなわち、ｎディプリー２５７ＭＯ３ＦＥＴ３
は定電流負荷として動作している。そして逆に入力端子
Ｖ 、、に“Ｌ”信号（零電位）が加えられた場合、ｎ
エンハンスメントＭＯ３ＦＥＴ４がＯＦＦ状態となり出
力端子Ｖヶに略電源電圧Ｖｃｃが出力される。
第５図はｎ Ｅ ／ Ｄ形ＭＯＳインバータ回路の電源
電圧Ｖｃｃの変化に対する閾値電圧ｖｔｈの変動を示す
グラフである。
電圧Ｖｃｃの変化に対する閾値電圧ｖｔｈの変動を示す
グラフである。
同図に於し〕で、このｎＥ／Ｄ形ＭＯＳインバータ回路
は電源電圧Ｖｃｃの変化に対して闇値電圧■ｔｈがほと
んど変化しない事が解る。すなわぢ、０Ｍ０３回路は闇
値電圧ｖｔｈが電源電圧Ｖｃｃに依存していたが、ｎ
Ｅ／Ｄ形ＭＯ３回路は闇値電圧ＶｔｈがＭＯ３ＦＥＴ４
のしきい値で決定され、電潟１電圧Ｖｃｃに依存しない
という特性を持っている。
は電源電圧Ｖｃｃの変化に対して闇値電圧■ｔｈがほと
んど変化しない事が解る。すなわぢ、０Ｍ０３回路は闇
値電圧ｖｔｈが電源電圧Ｖｃｃに依存していたが、ｎ
Ｅ／Ｄ形ＭＯ３回路は闇値電圧ＶｔｈがＭＯ３ＦＥＴ４
のしきい値で決定され、電潟１電圧Ｖｃｃに依存しない
という特性を持っている。
第６図は本発明の実施例の０Ｍ０３回路の構成図である
。
。
同図に於いて、インバータのｃ ｒｖ’ｒ ｏ ｓ回路
の入力端子に第４図のｎ Ｅ ／ Ｄ形ＭＯＳインバー
タの出力端子を接続した回路構成となっている。ずなわ
ら人力醋１子■ｉｂｌに１１ハンスメントＭ ＯＳ Ｆ
ＥＴ６のゲートが接続されている。そしてｎハンスメ
ン）ＭＯ３ＦＩｕＴ６のソースは接地されている。
の入力端子に第４図のｎ Ｅ ／ Ｄ形ＭＯＳインバー
タの出力端子を接続した回路構成となっている。ずなわ
ら人力醋１子■ｉｂｌに１１ハンスメントＭ ＯＳ Ｆ
ＥＴ６のゲートが接続されている。そしてｎハンスメ
ン）ＭＯ３ＦＩｕＴ６のソースは接地されている。
電源Ｖｃｃにトレインが接続されている。ｎディプレー
９５７ＭＯ３ＦＥＴ５のゲートとソースはｎハンスメン
トＭ ＯＳ ＦＥ Ｔ ６０ドレインに接続されている
。 ソースが電源Ｖｃｃに接続されているｐエンハンス
メントＭ ＯＳ ＋′？Ｂ Ｔ７とソースが接続されて
いるｎエバンスメンｌ−Ｍ ＯＳ Ｆ Ｅ Ｔ ８のゲ
ート並びにドレインはそれぞれ接続されており。
９５７ＭＯ３ＦＥＴ５のゲートとソースはｎハンスメン
トＭ ＯＳ ＦＥ Ｔ ６０ドレインに接続されている
。 ソースが電源Ｖｃｃに接続されているｐエンハンス
メントＭ ＯＳ ＋′？Ｂ Ｔ７とソースが接続されて
いるｎエバンスメンｌ−Ｍ ＯＳ Ｆ Ｅ Ｔ ８のゲ
ート並びにドレインはそれぞれ接続されており。
ゲートには前述したｎエンハンスメンＩ−Ｍ ＯＳ Ｆ
Ｅ Ｔ ６のドレインが加わる。そして共通に接続され
たドレインは出力端子に出力される。同図に於いて、入
力段のｎチャンネルディプリー９５２ＭＯ３ＦＥＴ５ば
定電流負荷となっており常にＯＮ状Ｒ（ｎｏｒｍａｌｌ
ｙ ＯＮ ）である。入力信号が入力するｎチャンネル
エンハンスメン１−Ｍ０３ＦＥＴ６はゲート端子に高電
位じＩ（゛レベル）が入力するとドレイン−ソース間に
電流が流れ導通状態となり、ドレインは”Ｌ″レヘルな
る。一方ゲート端子に低電位じＬ″レベルが入力すると
ドレイン−ソース間にチャンネルが出来ない為遮断状態
となりドレインは１トビレヘルとなる。
Ｅ Ｔ ６のドレインが加わる。そして共通に接続され
たドレインは出力端子に出力される。同図に於いて、入
力段のｎチャンネルディプリー９５２ＭＯ３ＦＥＴ５ば
定電流負荷となっており常にＯＮ状Ｒ（ｎｏｒｍａｌｌ
ｙ ＯＮ ）である。入力信号が入力するｎチャンネル
エンハンスメン１−Ｍ０３ＦＥＴ６はゲート端子に高電
位じＩ（゛レベル）が入力するとドレイン−ソース間に
電流が流れ導通状態となり、ドレインは”Ｌ″レヘルな
る。一方ゲート端子に低電位じＬ″レベルが入力すると
ドレイン−ソース間にチャンネルが出来ない為遮断状態
となりドレインは１トビレヘルとなる。
その結果入力が１１”レベルの時にはｎチャンネルエン
ハ：７１７７１ＭＯ３ＦＥＴ６のトレインが接続されて
いるｐエンハンスメントＭ ＯＳ Ｉ？ ＥＴ７とｎエ
ンハンスメン１ＭＯＳ Ｆ ＥＴ ８のゲートには”Ｌ
”レベルが加わり、それによって、ｐエンハンス／ント
ＭＯ３ＦＢＴ７はオン、ｎエンハンスメントＭＯ３ＦＥ
Ｔ８はオフとなって、結果的には出力には、ｐエンハン
スメン１−Ｍ０３ＦＥＴ７を介して電源電圧Ｖｃｃが出
力される。一方、入力が“Ｌ”レベルの時には前述の動
作は全く逆となり、ｐエンハンスメン１ＭＯ３ＦＥＴ？
、！：ｎエンハンスメンｌ−Ｍ ＯＳ Ｆ ＥＴ ８の
ゲートには“１１″レベルカ加わり、ｐエンハンスメン
Ｉ−ＭＯ３ＦＥＴ７はオフ、ｎエンハンスメントＭＯ３
ＦＥＴ８はオンとなって出力にはアース電位すなわち”
Ｌ”レベルが出力される。
ハ：７１７７１ＭＯ３ＦＥＴ６のトレインが接続されて
いるｐエンハンスメントＭ ＯＳ Ｉ？ ＥＴ７とｎエ
ンハンスメン１ＭＯＳ Ｆ ＥＴ ８のゲートには”Ｌ
”レベルが加わり、それによって、ｐエンハンス／ント
ＭＯ３ＦＢＴ７はオン、ｎエンハンスメントＭＯ３ＦＥ
Ｔ８はオフとなって、結果的には出力には、ｐエンハン
スメン１−Ｍ０３ＦＥＴ７を介して電源電圧Ｖｃｃが出
力される。一方、入力が“Ｌ”レベルの時には前述の動
作は全く逆となり、ｐエンハンスメン１ＭＯ３ＦＥＴ？
、！：ｎエンハンスメンｌ−Ｍ ＯＳ Ｆ ＥＴ ８の
ゲートには“１１″レベルカ加わり、ｐエンハンスメン
Ｉ−ＭＯ３ＦＥＴ７はオフ、ｎエンハンスメントＭＯ３
ＦＥＴ８はオンとなって出力にはアース電位すなわち”
Ｌ”レベルが出力される。
前述の入力段のｎチャンネルエンハンスメントＭＯ３Ｆ
Ｅ’ｌ’６並びにｎディプリー９３７ＭＯ３ＦＥＴ５よ
り成る回路ずなわぢｎ Ｅ ／ Ｄ形ＭＯＳインバータ
の闇値電圧Ｖｃｃは製造段階で所定の電圧にできるので
、闇値が電源電圧に依存しないＣＭＯ３論理回路を得る
ことができる。 ＴＴＬレベルの信号は“■１”の場合
出力が略２．４〜５ｖ、” Ｌ″の場合の出力が略０〜
０．４ｖとなる範囲に入っている。従ってｉ” Ｔ Ｌ
レベルのＬ″、′Ｉ（”信号が入力しても本発明の実施
例の０Ｍ０３回路の闇値電圧で十分に識別できることと
なる。このＴＴＬの電源電圧変動は例えば５ｖ±５％の
範囲が許されている。この時０Ｍ０３回路にも同じ電源
電圧を使用している場合には同様に電源電圧Ｖｃｃも変
動する。従来の０ＭＯ５ではこの変動で闇値電圧が変化
してしまっていたが、第４図のｎＥ／Ｄ形Ｍ ＯＳイン
バータの第５図で示した闇値電圧ｖｔｈ力ｊ力源電源電
圧に依存しないとし１う特性を生かすことにより、本発
明の一実施例のＣＭＯＳ回路は電源電圧５Ｖ±５％内の
変動にも対応できる。
Ｅ’ｌ’６並びにｎディプリー９３７ＭＯ３ＦＥＴ５よ
り成る回路ずなわぢｎ Ｅ ／ Ｄ形ＭＯＳインバータ
の闇値電圧Ｖｃｃは製造段階で所定の電圧にできるので
、闇値が電源電圧に依存しないＣＭＯ３論理回路を得る
ことができる。 ＴＴＬレベルの信号は“■１”の場合
出力が略２．４〜５ｖ、” Ｌ″の場合の出力が略０〜
０．４ｖとなる範囲に入っている。従ってｉ” Ｔ Ｌ
レベルのＬ″、′Ｉ（”信号が入力しても本発明の実施
例の０Ｍ０３回路の闇値電圧で十分に識別できることと
なる。このＴＴＬの電源電圧変動は例えば５ｖ±５％の
範囲が許されている。この時０Ｍ０３回路にも同じ電源
電圧を使用している場合には同様に電源電圧Ｖｃｃも変
動する。従来の０ＭＯ５ではこの変動で闇値電圧が変化
してしまっていたが、第４図のｎＥ／Ｄ形Ｍ ＯＳイン
バータの第５図で示した闇値電圧ｖｔｈ力ｊ力源電源電
圧に依存しないとし１う特性を生かすことにより、本発
明の一実施例のＣＭＯＳ回路は電源電圧５Ｖ±５％内の
変動にも対応できる。
第７図は本発明の他の実施例の回路構成図である。入力
ＩＮＫ、ＩＮ２はソースが接地されたｎエンハンスメン
トＭＯ３ＦＥＴＩＯ２１２のゲートに接続されている。
ＩＮＫ、ＩＮ２はソースが接地されたｎエンハンスメン
トＭＯ３ＦＥＴＩＯ２１２のゲートに接続されている。
そしてｎエンハンスメントＭＯ３ＦＥＴＩＯ１１２のド
レインはゲートがソースに接続されたｎディプリー９３
７ＭＯ５ＦＥＴ９．１１を介ルて電源に接続されている
。これらｎエンハンスメントＭＯ３ＦＥＴＩＯ１１２と
ｎディブリー、ジョンＭＯ３ＦＥＴ９．１１は前述した
第４図に示ずｎ Ｅ ／ Ｄ形ＭＯＳインノ＼−夕の構
成となっている。そしてｎエン／”ｔンスメンＩ−ＭＯ
５ＦＥＴＩＯのドレインばｎエンノ＼ンスメンＩ・ＭＯ
３ＦＥＴ１５のゲートとｐエンノ＼ンス、メントＭＯ３
’ＦＢＴ１４のゲートに接続されてし）る。ｒｌエバン
スメン１−Ｍ０３ＦＥＴ１２のトレインはｎエンハンス
メン１−Ｍ０３ＦＥＴ１６のゲートとｐエンハンスメン
トＭＯ３ＦＥＴ１３のゲートに接続さている。ｐエンハ
ンスメントＭＯ５ＦＥＴＩ３．１４のソースは電源に接
続されており、そのドレインは共通に接続されてｎエン
ハンスメントＭＯＳ Ｆ ＥＴのドレインに加わる。
レインはゲートがソースに接続されたｎディプリー９３
７ＭＯ５ＦＥＴ９．１１を介ルて電源に接続されている
。これらｎエンハンスメントＭＯ３ＦＥＴＩＯ１１２と
ｎディブリー、ジョンＭＯ３ＦＥＴ９．１１は前述した
第４図に示ずｎ Ｅ ／ Ｄ形ＭＯＳインノ＼−夕の構
成となっている。そしてｎエン／”ｔンスメンＩ−ＭＯ
５ＦＥＴＩＯのドレインばｎエンノ＼ンスメンＩ・ＭＯ
３ＦＥＴ１５のゲートとｐエンノ＼ンス、メントＭＯ３
’ＦＢＴ１４のゲートに接続されてし）る。ｒｌエバン
スメン１−Ｍ０３ＦＥＴ１２のトレインはｎエンハンス
メン１−Ｍ０３ＦＥＴ１６のゲートとｐエンハンスメン
トＭＯ３ＦＥＴ１３のゲートに接続さている。ｐエンハ
ンスメントＭＯ５ＦＥＴＩ３．１４のソースは電源に接
続されており、そのドレインは共通に接続されてｎエン
ハンスメントＭＯＳ Ｆ ＥＴのドレインに加わる。
ｎエンハンスメントＭＯ３ＦＥＴ１５のソースはｎエン
ハンスメツ１ＭＯ３ＦＥＴ１６を介して接地されている
。そしてｎエンハンスメントＭＯ３ＦＥＴ１５のドレイ
ンは出力端子ＯＵ Ｔに接続されている。
ハンスメツ１ＭＯ３ＦＥＴ１６を介して接地されている
。そしてｎエンハンスメントＭＯ３ＦＥＴ１５のドレイ
ンは出力端子ＯＵ Ｔに接続されている。
ｐエンハンスメントＭＯ３ＦＥＴ１３．１４並びにｎエ
ンハンスメンＩ・Ｍ ＯＳ Ｆ Ｅ Ｔ １５．１６は
Ｎ Ａ Ｎ Ｄ ｉｆ！理を構成しており、ａ、ｂ点に
おける論理レベルが共に“ＩＩ″レベルの時にのみその
出力が“Ｌ”レベルとなる構成となっている。すなわち
ａ、ｂ点のレベルが共に“ＩＩ”レベルの時にのみｎエ
ンハンスメントＭＯ３ＦＥＴ１５．１６がオンとなり、
出力端子ＯＵ ｉ”はｎエンハンスメントＭＯ３ＦＥＴ
１５．１６を介して接地電位となる。尚この時ｐエンハ
ンスメントＭＯ３ＦＥＴ］３．１４はオフとなっている
。それ以外の時にはｎエンハンスメントＭＯ３ＦＥＴ１
５．１６の一方あるいは両方がオフとなり、出力端子Ｏ
ＵＴは接続電位から切りはなされる。さらにこの時ｐエ
ンハンスメントＭＯ３ＦＥＴ１３．１４の一方あるいは
両方がオンとなるので出力端子ＯＵＴは電源電圧Ｖｃｃ
すなわわちＩ（”レベルとる。
ンハンスメンＩ・Ｍ ＯＳ Ｆ Ｅ Ｔ １５．１６は
Ｎ Ａ Ｎ Ｄ ｉｆ！理を構成しており、ａ、ｂ点に
おける論理レベルが共に“ＩＩ″レベルの時にのみその
出力が“Ｌ”レベルとなる構成となっている。すなわち
ａ、ｂ点のレベルが共に“ＩＩ”レベルの時にのみｎエ
ンハンスメントＭＯ３ＦＥＴ１５．１６がオンとなり、
出力端子ＯＵ ｉ”はｎエンハンスメントＭＯ３ＦＥＴ
１５．１６を介して接地電位となる。尚この時ｐエンハ
ンスメントＭＯ３ＦＥＴ］３．１４はオフとなっている
。それ以外の時にはｎエンハンスメントＭＯ３ＦＥＴ１
５．１６の一方あるいは両方がオフとなり、出力端子Ｏ
ＵＴは接続電位から切りはなされる。さらにこの時ｐエ
ンハンスメントＭＯ３ＦＥＴ１３．１４の一方あるいは
両方がオンとなるので出力端子ＯＵＴは電源電圧Ｖｃｃ
すなわわちＩ（”レベルとる。
入力ＩＮＩに対する点ａのレベル並びに入力ＩＮ２に対
する点すのレベルは第４図で明確なように逆論理となっ
ている。すなわち、第７図における本発明の実施例では
入力ＩＮ＋’、＋Ｎ２に対する出力０’ＵＴはＯＲ論理
となる。第７図に示した本発明の他の害施例においても
入力段に第４図に示した回路を用いているので電源電圧
Ｖｃｃによる闇値の変化はほとんどなく、さらにその闇
値をＴＴＬレベルに合わせることによって、ＴＴＬレベ
ルを入力することが可能な０Ｍ０３回路を得ることが可
能となる。
する点すのレベルは第４図で明確なように逆論理となっ
ている。すなわち、第７図における本発明の実施例では
入力ＩＮ＋’、＋Ｎ２に対する出力０’ＵＴはＯＲ論理
となる。第７図に示した本発明の他の害施例においても
入力段に第４図に示した回路を用いているので電源電圧
Ｖｃｃによる闇値の変化はほとんどなく、さらにその闇
値をＴＴＬレベルに合わせることによって、ＴＴＬレベ
ルを入力することが可能な０Ｍ０３回路を得ることが可
能となる。
本発明の実施例では、全体的な論理としてバッファ回路
並びにオア回路を用いて説明したが、これはさらに複雑
な論理の０Ｍ０３回路でも可能である。
並びにオア回路を用いて説明したが、これはさらに複雑
な論理の０Ｍ０３回路でも可能である。
（７）発明の効果
以上、詳細に説明したように、本発明によれば０ＭＯ３
の入力段に電源電圧■（、しに対して闇値電圧Ｖｔｂが
変動し難いｎ ＩＥ ／ Ｄ形ＭＯ３を用いているので
、ＴＴＬＩＣと０ＭＯ３Ｉ（４１接続にはバッファ、プ
ルアップ抵抗等の余１１な回路を必要とせず、また設ｎ
Ｉ者の労力の軽減、コスト面から有用な効果を発生ずる
。更にＩＣの人力段にｎＢ／Ｄ形ＭＯ３を使用するだけ
で他の部分は０ＭＯ３である為に、十分に０ＭＯ３の集
積化、低消費電力等の特性を生かす効果を有している。
の入力段に電源電圧■（、しに対して闇値電圧Ｖｔｂが
変動し難いｎ ＩＥ ／ Ｄ形ＭＯ３を用いているので
、ＴＴＬＩＣと０ＭＯ３Ｉ（４１接続にはバッファ、プ
ルアップ抵抗等の余１１な回路を必要とせず、また設ｎ
Ｉ者の労力の軽減、コスト面から有用な効果を発生ずる
。更にＩＣの人力段にｎＢ／Ｄ形ＭＯ３を使用するだけ
で他の部分は０ＭＯ３である為に、十分に０ＭＯ３の集
積化、低消費電力等の特性を生かす効果を有している。
第１図はＣＭＯＳインパークの基本回路図、第２図はＣ
ＭＯＳインバータの入力電圧と出力電圧を表わすグラフ
、第３図は０ＭＯ３Ｉ Ｃの電源電圧と闇値電圧を表わ
すグラフ、第４図はｎチャンネルのＥ／Ｄ形ＭＯＳイン
パーク回路図、第５図は第４図回路の電源電圧と闇値電
圧ｖｔｈを表わすグラフ、第６図は本２発明の一実施例
の回路構成図。 第７図は本発明の他の実施例の回路構成図である。 ３．５．９．１１・・・ｎディプリー９９７ＭＯ３ＦＥ
Ｔ ４．６．８．１０．１２．１５．１６・・・ｎエン
ハンス１７１Ｍ ＯＳ Ｆ Ｅ Ｔ７．１３．１４・・
・ＰエンハンスメントＭＯ３ＥＴ 第１図 第２図 第３図 第４図 第５図 第６図 第７図
ＭＯＳインバータの入力電圧と出力電圧を表わすグラフ
、第３図は０ＭＯ３Ｉ Ｃの電源電圧と闇値電圧を表わ
すグラフ、第４図はｎチャンネルのＥ／Ｄ形ＭＯＳイン
パーク回路図、第５図は第４図回路の電源電圧と闇値電
圧ｖｔｈを表わすグラフ、第６図は本２発明の一実施例
の回路構成図。 第７図は本発明の他の実施例の回路構成図である。 ３．５．９．１１・・・ｎディプリー９９７ＭＯ３ＦＥ
Ｔ ４．６．８．１０．１２．１５．１６・・・ｎエン
ハンス１７１Ｍ ＯＳ Ｆ Ｅ Ｔ７．１３．１４・・
・ＰエンハンスメントＭＯ３ＥＴ 第１図 第２図 第３図 第４図 第５図 第６図 第７図
Claims (1)
- （１）外部からの信号入力段を負荷素子とｎチャンネル
ＭＯ３）ランジスタとを直列接続してなるインバータで
構成し、その他の部分を０Ｍ０３回路で構成したごとを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133703A JPS6025323A (ja) | 1983-07-22 | 1983-07-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133703A JPS6025323A (ja) | 1983-07-22 | 1983-07-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025323A true JPS6025323A (ja) | 1985-02-08 |
Family
ID=15110911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133703A Pending JPS6025323A (ja) | 1983-07-22 | 1983-07-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025323A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922140A (en) * | 1988-03-31 | 1990-05-01 | Deutsche Itt Industries Gmbh | CMOS/NMOS integrated circuit with supply voltage delay variation compensation |
| EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
| CN1057307C (zh) * | 1997-05-16 | 2000-10-11 | 中国石油化工总公司 | 加氢石油树脂的制备方法 |
-
1983
- 1983-07-22 JP JP58133703A patent/JPS6025323A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922140A (en) * | 1988-03-31 | 1990-05-01 | Deutsche Itt Industries Gmbh | CMOS/NMOS integrated circuit with supply voltage delay variation compensation |
| EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
| CN1057307C (zh) * | 1997-05-16 | 2000-10-11 | 中国石油化工总公司 | 加氢石油树脂的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4064405A (en) | Complementary MOS logic circuit | |
| JPH041440B2 (ja) | ||
| JPH011200A (ja) | 半導体集積回路 | |
| JPS63112893A (ja) | 半導体集積回路 | |
| CA1262175A (en) | Cmos to ecl interface circuit | |
| JPH10154924A (ja) | Ｃｍｏｓヒステリシス回路 | |
| KR970001697B1 (ko) | 레벨 변환 회로 | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPH02179121A (ja) | インバータ回路 | |
| JP2541289B2 (ja) | 出力回路 | |
| JPH0344692B2 (ja) | ||
| JP2654275B2 (ja) | 双方向バッファ | |
| JPS6334798A (ja) | ラツチ回路 | |
| JP2927112B2 (ja) | テスト回路 | |
| JPH02145018A (ja) | レベルシフト回路 | |
| JPH0354903B2 (ja) | ||
| JPS59205818A (ja) | 出力回路 | |
| KR100281146B1 (ko) | 씨모스 낸드회로 | |
| JPH04158626A (ja) | セレクタ回路 | |
| JP2803633B2 (ja) | 半導体集積回路 | |
| JPS63275223A (ja) | 出力バツフア−回路 | |
| JPH0231896B2 (ja) | ||
| JPH05252011A (ja) | 出力バッファ回路 | |
| JPS59104831A (ja) | 半導体集積回路装置 |