JPH0157876B2 - - Google Patents
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- JPH0157876B2 JPH0157876B2 JP57020043A JP2004382A JPH0157876B2 JP H0157876 B2 JPH0157876 B2 JP H0157876B2 JP 57020043 A JP57020043 A JP 57020043A JP 2004382 A JP2004382 A JP 2004382A JP H0157876 B2 JPH0157876 B2 JP H0157876B2
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- circuit
- address
- memory
- data
- selection
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/06—Time-space-time switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は時間スイツチ回路、さらに詳しく言え
ば、時分割交換器の時分割通話路において使用さ
れる各メモリ装置、すなわち、１次通話路メモ
リ、２次通話路メモリ、時間スイツチ用通話路保
持メモリおよび空間スイツチ用通話保持メモリ、
を同一の構成の回路で実現するための時間スイツ
チ回路に関する。
ば、時分割交換器の時分割通話路において使用さ
れる各メモリ装置、すなわち、１次通話路メモ
リ、２次通話路メモリ、時間スイツチ用通話路保
持メモリおよび空間スイツチ用通話保持メモリ、
を同一の構成の回路で実現するための時間スイツ
チ回路に関する。
第１図は、一般によく知られている時分割通話
路の一例の構成を示す図である。図において、
TS1.1〜TS1.oは１次時間スイツチ、SSWは空間ス
イツチ、TS2.1〜TS2.oは２次時間スイツチIHW1
〜IHWoは入ハイウエイ、OHW1〜OHWoは出ハ
イウエイである。時分割多重化した通話信号を運
ぶ複数本の入ハイウエイIHW1〜IHWoはそれぞ
れ１次時間スイツチTS1.1〜TS1.oに入力し、該通
話信号は該１次時間スイツチTS1.1〜TS1.oにおい
て時間的に変換（タイム・スロツトの入替え）さ
れ、空間スイツチSSWにおいて複数個のハイウ
エイ間の交換が行なわれ、２次時間スイツチ
TS2.1〜TS2.oにおいて再度時間的に変換され出ハ
イウエイOHW1〜OHWoに出力する。入ハイウ
エイIHW1〜IHWoのあるタイム・スロツトによ
り運ばれる通話信号は、所定の出ハイウエイ
OHW1〜OHWoの所定のタイム・スロツトに出
力し、所望の交換が行なわれる。第１図の時分割
通話路はいわゆるＴ−Ｓ−Ｔの３段構成であり、
この構成は広く使用されている。
路の一例の構成を示す図である。図において、
TS1.1〜TS1.oは１次時間スイツチ、SSWは空間ス
イツチ、TS2.1〜TS2.oは２次時間スイツチIHW1
〜IHWoは入ハイウエイ、OHW1〜OHWoは出ハ
イウエイである。時分割多重化した通話信号を運
ぶ複数本の入ハイウエイIHW1〜IHWoはそれぞ
れ１次時間スイツチTS1.1〜TS1.oに入力し、該通
話信号は該１次時間スイツチTS1.1〜TS1.oにおい
て時間的に変換（タイム・スロツトの入替え）さ
れ、空間スイツチSSWにおいて複数個のハイウ
エイ間の交換が行なわれ、２次時間スイツチ
TS2.1〜TS2.oにおいて再度時間的に変換され出ハ
イウエイOHW1〜OHWoに出力する。入ハイウ
エイIHW1〜IHWoのあるタイム・スロツトによ
り運ばれる通話信号は、所定の出ハイウエイ
OHW1〜OHWoの所定のタイム・スロツトに出
力し、所望の交換が行なわれる。第１図の時分割
通話路はいわゆるＴ−Ｓ−Ｔの３段構成であり、
この構成は広く使用されている。
１次時間スイツチTS1.1〜TS1.oは、例えば１次
時間スイツチTS1.1について説明すれば、１次通
話路メモリSPM1と保持メモリHM1とを有し、入
ハイウエイIHW1から入力する通話信号をタイ
ム・スロツト毎に保持メモリから読出される任意
のアドレスにより１次通話路メモリSPM1に書き
込み、図示してない循環カウンタ（タイム・スロ
ツト・カウンタ）の計数出力をアドレスとしてア
ドレス順に読み出すことにより、通話信号を運ぶ
タイム・スロツトの変換を行なう。第１図のＴ−
Ｓ−Ｔ構成の場合、２次時間スイツチTS2.1〜
TS2.oも上記と同様な動作をするが、通話信号を
循環カウンタの出力をアドレスとして、２次通話
路メモリSPM2にアドレス順に書き込み、通話路
保持メモリHM2の出力をアドレスとして、任意
のアドレスから読み出す。すなわち、１次時間ス
イツチTS1.1〜TS1.oにおいては、ランダム・ライ
ト、シーケンシヤル・リードが行なわれ、２次時
間スイツチTS2.1〜TS2.oにおいては上記とは逆に
シーケンシヤル・ライト、ランダム・リードが行
なわれる。
時間スイツチTS1.1について説明すれば、１次通
話路メモリSPM1と保持メモリHM1とを有し、入
ハイウエイIHW1から入力する通話信号をタイ
ム・スロツト毎に保持メモリから読出される任意
のアドレスにより１次通話路メモリSPM1に書き
込み、図示してない循環カウンタ（タイム・スロ
ツト・カウンタ）の計数出力をアドレスとしてア
ドレス順に読み出すことにより、通話信号を運ぶ
タイム・スロツトの変換を行なう。第１図のＴ−
Ｓ−Ｔ構成の場合、２次時間スイツチTS2.1〜
TS2.oも上記と同様な動作をするが、通話信号を
循環カウンタの出力をアドレスとして、２次通話
路メモリSPM2にアドレス順に書き込み、通話路
保持メモリHM2の出力をアドレスとして、任意
のアドレスから読み出す。すなわち、１次時間ス
イツチTS1.1〜TS1.oにおいては、ランダム・ライ
ト、シーケンシヤル・リードが行なわれ、２次時
間スイツチTS2.1〜TS2.oにおいては上記とは逆に
シーケンシヤル・ライト、ランダム・リードが行
なわれる。
空間スイツチSSWは、空間スイツチSSWに入
力するハイウエイのそれぞれと、これから出力す
るハイウエイのそれぞれとを接続するゲートから
なるゲート部Ｇとまた、１個の入ハイウエイある
いは出ハイウエイに対応して設けられた複数個の
ゲート中特定のタイムスロツトにおいて開くゲー
トを指定する情報を送出する空間スイツチ用保持
メモリGMを有する。周知のように、あるタイム
スロツトにおいて、上記の指定されたゲートが開
かれると、入ハイウエイ上の該タイム・スロツト
上の通話信号が該ゲートによつて該入ハイウエイ
に結合される出ハイウエイに出力する。この際、
通話信号を運ぶハイウエイは変換されるが、時間
的変換は行なわれない。
力するハイウエイのそれぞれと、これから出力す
るハイウエイのそれぞれとを接続するゲートから
なるゲート部Ｇとまた、１個の入ハイウエイある
いは出ハイウエイに対応して設けられた複数個の
ゲート中特定のタイムスロツトにおいて開くゲー
トを指定する情報を送出する空間スイツチ用保持
メモリGMを有する。周知のように、あるタイム
スロツトにおいて、上記の指定されたゲートが開
かれると、入ハイウエイ上の該タイム・スロツト
上の通話信号が該ゲートによつて該入ハイウエイ
に結合される出ハイウエイに出力する。この際、
通話信号を運ぶハイウエイは変換されるが、時間
的変換は行なわれない。
１次時間スイツチの構成を第２図についてさら
に詳しく説明する。第２図において、TS1は１次
時間スイツチ、IHWは入ハイウエイ、SPは直並
列変換回路を示す。なお、１次空間スイツチTS1
中のSPM1は１次通話路メモリ、HM1は通話路保
持メモリ、Ｔ−CTRはタイム・スロツト・カウ
ンタである。入ハイウエイIHWの多重度（１フ
レーム中のタイム・スロツトの数）をｍ／８と
し、通話信号は直列の８ビツトで１個のタイム・
スロツトにのつて伝送されるものとする。８本の
入ハイウエイIHWが直並列変換回路SPに入力
し、通話信号は直列から並列に変換され、並列の
８ビツトで、１タイム・スロツト１ビツトの速度
で８本の並列入ハイウエイIHWpにのつて１次時
間スイツチTS1の通話路メモリSPM1に入力する。
この際、入力ハイウエイIHWpの多重度はｍとな
る。
に詳しく説明する。第２図において、TS1は１次
時間スイツチ、IHWは入ハイウエイ、SPは直並
列変換回路を示す。なお、１次空間スイツチTS1
中のSPM1は１次通話路メモリ、HM1は通話路保
持メモリ、Ｔ−CTRはタイム・スロツト・カウ
ンタである。入ハイウエイIHWの多重度（１フ
レーム中のタイム・スロツトの数）をｍ／８と
し、通話信号は直列の８ビツトで１個のタイム・
スロツトにのつて伝送されるものとする。８本の
入ハイウエイIHWが直並列変換回路SPに入力
し、通話信号は直列から並列に変換され、並列の
８ビツトで、１タイム・スロツト１ビツトの速度
で８本の並列入ハイウエイIHWpにのつて１次時
間スイツチTS1の通話路メモリSPM1に入力する。
この際、入力ハイウエイIHWpの多重度はｍとな
る。
通話路メモリSPM1には１×ｍビツトの単位メ
モリUMを８個設ける。タイム・スロツト・カウ
ンタＴ−CTRはｍ進カウンタとして構成され、
タイム・スロツト毎に、１づつ増加する数の情報
を出力する。通話路保持メモリHW1には、タイ
ム・スロツト・カウンタＴ−CTRの出力により、
それぞれ異るｍ個のアドレス情報を出力させるた
めに１×ｍビツトの単位メモリUMを少くとも
log2（ｍ＋１）個設ける。
モリUMを８個設ける。タイム・スロツト・カウ
ンタＴ−CTRはｍ進カウンタとして構成され、
タイム・スロツト毎に、１づつ増加する数の情報
を出力する。通話路保持メモリHW1には、タイ
ム・スロツト・カウンタＴ−CTRの出力により、
それぞれ異るｍ個のアドレス情報を出力させるた
めに１×ｍビツトの単位メモリUMを少くとも
log2（ｍ＋１）個設ける。
１次時間スイツチTS1のあるタイム・スロツト
における書込みサイクルにおいて、タイム・スロ
ツト・カウンタＴ−CTRは該タイム・スロツト
に対応する数の情報を出力し、これがアドレスと
して保持メモリHM1に入力し、アドレス選択回
路AS2を経て単位メモリUMに与えられて、各単
位メモリUMの該アドレスから情報が読出され、
通話路メモリSPM1の書込アドレスWAとして、
通話路スイツチSPM1に入力する。
における書込みサイクルにおいて、タイム・スロ
ツト・カウンタＴ−CTRは該タイム・スロツト
に対応する数の情報を出力し、これがアドレスと
して保持メモリHM1に入力し、アドレス選択回
路AS2を経て単位メモリUMに与えられて、各単
位メモリUMの該アドレスから情報が読出され、
通話路メモリSPM1の書込アドレスWAとして、
通話路スイツチSPM1に入力する。
書込みサイクルにおいて、書込み可信号WEが
出され、上記の書込みアドレスWA信号はアドレ
ス選択回路AS1を経て、各単位メモリUMに与え
られ、該タイム・スロツトにおいて入力ハイウエ
イIHWpから入力した通話信号を該アドレスに書
込む。
出され、上記の書込みアドレスWA信号はアドレ
ス選択回路AS1を経て、各単位メモリUMに与え
られ、該タイム・スロツトにおいて入力ハイウエ
イIHWpから入力した通話信号を該アドレスに書
込む。
上記タイム・スロツトにおける読出しサイクル
において、タイム・スロツト・カウンタＴ−
CTRの出力するタイム・スロツト情報が読出し
アドレスRAとして、アドレス選択回路AS1を経
て各単位メモリUMに与えられ、該アドレスの通
話信号が出側のハイウエイに読み出される。
において、タイム・スロツト・カウンタＴ−
CTRの出力するタイム・スロツト情報が読出し
アドレスRAとして、アドレス選択回路AS1を経
て各単位メモリUMに与えられ、該アドレスの通
話信号が出側のハイウエイに読み出される。
上記のようにして、１次時間スイツチTS1にお
いては入側のハイウエイから入力する通話信号を
ランダムに書込み、またシーケンシヤルに読出し
て出側のハイウエイに出力する。
いては入側のハイウエイから入力する通話信号を
ランダムに書込み、またシーケンシヤルに読出し
て出側のハイウエイに出力する。
保持メモリHM1は、通話チヤネルを新しく設
定するとき、その書込みサイクルにおいて制御装
置（図示せず）から送られるアドレスADおよび
該アドレスに書込む情報ADDを受け、各単位メ
モリUMの該アドレスに該情報ADDを書込む。
すなわち、制御装置から送られるアドレスAD
は、書込みサイクルにおいてアドレス・セレクタ
AS2を経て各単位メモリUMに与えられ、一方別
途制御装置から書込みデータADDが送られ、該
データADDが該アドレスADに書込まれる。該デ
ータADDは通話路メモリSPM1の書込みサイク
ルにおいて読出され、通話信号の通話路メモリ
SPM1への書込みアドレスとなる。
定するとき、その書込みサイクルにおいて制御装
置（図示せず）から送られるアドレスADおよび
該アドレスに書込む情報ADDを受け、各単位メ
モリUMの該アドレスに該情報ADDを書込む。
すなわち、制御装置から送られるアドレスAD
は、書込みサイクルにおいてアドレス・セレクタ
AS2を経て各単位メモリUMに与えられ、一方別
途制御装置から書込みデータADDが送られ、該
データADDが該アドレスADに書込まれる。該デ
ータADDは通話路メモリSPM1の書込みサイク
ルにおいて読出され、通話信号の通話路メモリ
SPM1への書込みアドレスとなる。
第３図は２次時間スイツチの構成を示す図であ
る。図において、TS2は２次時間スイツチ、
SPM2は２次通話路メモリ、PSは並直列変換回路
を示す。他の記号は第１図および第２図と同一の
ものを示す。この２次時間スイツチTS2は第２図
の１次時間スイツチTS1と同様な構成を有し同様
に動作するが、１次時間スイツチTS1がランダム
書込み、シーケンシヤル読出しを行なうのに対
し、第３図の２次時間スイツチTS2は上記と逆に
シーケンシヤル書込みランダム読出しを行なうた
め、アドレス選択回路AS1が書込みサイクルにお
いてタイム・スロツト・カウンタＴ−CTRの出
力を選択し、読出しサイクルにおいて保持メモリ
HM2から読出したアドレス・データを選択して、
通話路メモリSPM2の各単位メモリUMに与える
点が異る。すなわち、アドレス選択回路AS1の選
択の位相が逆となる点が異るのみで、他の構成お
よび動作は、保持メモリHM1，HM2を含み、１
次時間スイツチTS1と全く同様である。
る。図において、TS2は２次時間スイツチ、
SPM2は２次通話路メモリ、PSは並直列変換回路
を示す。他の記号は第１図および第２図と同一の
ものを示す。この２次時間スイツチTS2は第２図
の１次時間スイツチTS1と同様な構成を有し同様
に動作するが、１次時間スイツチTS1がランダム
書込み、シーケンシヤル読出しを行なうのに対
し、第３図の２次時間スイツチTS2は上記と逆に
シーケンシヤル書込みランダム読出しを行なうた
め、アドレス選択回路AS1が書込みサイクルにお
いてタイム・スロツト・カウンタＴ−CTRの出
力を選択し、読出しサイクルにおいて保持メモリ
HM2から読出したアドレス・データを選択して、
通話路メモリSPM2の各単位メモリUMに与える
点が異る。すなわち、アドレス選択回路AS1の選
択の位相が逆となる点が異るのみで、他の構成お
よび動作は、保持メモリHM1，HM2を含み、１
次時間スイツチTS1と全く同様である。
空間スイツチSSWにおける通話路保持メモリ
（第１図のGM）は上記１次および２次時間スイ
ツチTS1，TS2の通話路保持メモリHM1，HM2
と同様な構成を有する。保持メモリGMは空間ス
イツチSSWに入力するハイウエイまたは出力す
るハイウエイ、例えば入力するハイウエイにそれ
ぞれ対応して設けられる。第２図および第３図の
保持メモリHM1，HM2を参照して、保持メモリ
GMの動作を説明すれば、あるタイム・スロツト
においてタイム・スロツト・カウンタＴ−CTR
の出力で指示される各単位メモリUMのアドレス
から、保持メモリGMに対応する入ハイウエイと
各出ハイウエイとをそれぞれ結合するゲートの何
れを開くかを指示する情報が読出され、これによ
り指示されたゲートが開き、該タイム・スロツト
において、入ハイウエイ上の通話信号を上記の開
かれたゲートを経てこれと結合された出ハイウエ
イに出力する。タイム・スロツト・カウンタＴ−
CTRの出力は保持メモリGMの内部で使用され
るだけで、外部例えばゲートには送出されない。
ある１つのタイム・スロツトにおいて、何れのゲ
ートを開かせるかの情報〔アドレス・データ
ADD〕は制御装置より送られ、これとともに送
られてくるアドレスAD情報により各単位メモリ
UMに書込まれる。この際入ハイウエイすなわ
ち、１次時間スイツチの数をｐ、その多重度をｍ
とすれば、１×ｍビツトの単位メモリUMは少く
ともlog2（ｐ＋１）を必要とする。アドレス選択
回路AS2は読出しサイクルのときタイム・スロツ
ト・カウンタＴ−CTRの出力を、また書込サイ
クルのとき制御装置よりのアドレス情報ADを選
択して、各単位メモリUMに伝達する。
（第１図のGM）は上記１次および２次時間スイ
ツチTS1，TS2の通話路保持メモリHM1，HM2
と同様な構成を有する。保持メモリGMは空間ス
イツチSSWに入力するハイウエイまたは出力す
るハイウエイ、例えば入力するハイウエイにそれ
ぞれ対応して設けられる。第２図および第３図の
保持メモリHM1，HM2を参照して、保持メモリ
GMの動作を説明すれば、あるタイム・スロツト
においてタイム・スロツト・カウンタＴ−CTR
の出力で指示される各単位メモリUMのアドレス
から、保持メモリGMに対応する入ハイウエイと
各出ハイウエイとをそれぞれ結合するゲートの何
れを開くかを指示する情報が読出され、これによ
り指示されたゲートが開き、該タイム・スロツト
において、入ハイウエイ上の通話信号を上記の開
かれたゲートを経てこれと結合された出ハイウエ
イに出力する。タイム・スロツト・カウンタＴ−
CTRの出力は保持メモリGMの内部で使用され
るだけで、外部例えばゲートには送出されない。
ある１つのタイム・スロツトにおいて、何れのゲ
ートを開かせるかの情報〔アドレス・データ
ADD〕は制御装置より送られ、これとともに送
られてくるアドレスAD情報により各単位メモリ
UMに書込まれる。この際入ハイウエイすなわ
ち、１次時間スイツチの数をｐ、その多重度をｍ
とすれば、１×ｍビツトの単位メモリUMは少く
ともlog2（ｐ＋１）を必要とする。アドレス選択
回路AS2は読出しサイクルのときタイム・スロツ
ト・カウンタＴ−CTRの出力を、また書込サイ
クルのとき制御装置よりのアドレス情報ADを選
択して、各単位メモリUMに伝達する。
上記の第１図に示した時分割通話路は、一般的
に広く使用されるものの一例であるが、この種の
時分割通話路においては時間スイツチや空間スイ
ツチには、メモリ回路が多量に使用される。従来
はこのメモリ回路を汎用化されたメモリ素子と汎
用化された論理ICにて構成し、それによつて各
スイツチを組立てゝいた。従つて各種のメモリ回
路を、回路種別毎に設計し、設計に従つて採用さ
れたメモリ素子、論理ICにより構成しなければ
ならず、そのため、上記各メモリ回路の小形化、
高速化に困難があり、またその設計および製造に
手がかゝるという欠点があつた。
に広く使用されるものの一例であるが、この種の
時分割通話路においては時間スイツチや空間スイ
ツチには、メモリ回路が多量に使用される。従来
はこのメモリ回路を汎用化されたメモリ素子と汎
用化された論理ICにて構成し、それによつて各
スイツチを組立てゝいた。従つて各種のメモリ回
路を、回路種別毎に設計し、設計に従つて採用さ
れたメモリ素子、論理ICにより構成しなければ
ならず、そのため、上記各メモリ回路の小形化、
高速化に困難があり、またその設計および製造に
手がかゝるという欠点があつた。
本発明は上記の欠点を除去し、従来、汎用メモ
リ素子および汎用論理ICにより構成していた、
時分割通話路の各時間スイツチの通話路メモリお
よび各保持メモリを同一回路構成で実現し得るメ
モリ回路を提供することを目的とする。そして、
さらに上記メモリ回路をワンチツプLSI化して上
記通話路メモリおよび保持メモリを小形化・高速
化すると共に、時分割通話路の大部分を同一回路
構成の一種類のメモリ回路で構成することにより
その設計および製造を容易かつ経済的に行なうこ
とを目的とする。
リ素子および汎用論理ICにより構成していた、
時分割通話路の各時間スイツチの通話路メモリお
よび各保持メモリを同一回路構成で実現し得るメ
モリ回路を提供することを目的とする。そして、
さらに上記メモリ回路をワンチツプLSI化して上
記通話路メモリおよび保持メモリを小形化・高速
化すると共に、時分割通話路の大部分を同一回路
構成の一種類のメモリ回路で構成することにより
その設計および製造を容易かつ経済的に行なうこ
とを目的とする。
上記第２図および第３図について説明したよう
に、各通話路メモリおよび各保持メモリは、それ
ぞれ単位メモリUMで構成される記憶回路とアド
レス・セレクタを共通的構成となし得るが、アド
レス・セレクタの選択動作および記憶回路の所要
容量は各メモリにより異る。本発明においては、
同一回路構成のメモリ回路を各種メモリに使用す
るときのアドレス・セレクタの選択動作およびそ
の他の機能の相異を外部から制御可能なモード切
替回路を内蔵させることにより、各種メモリに適
するようなされる。記憶回路の所要容量の相違
は、最大の所要容量のものを設けることで補う。
このため冗長を生ずることがあるが、その冗長度
は時分割通話路の構成の選定により小さくするこ
とが可能である。
に、各通話路メモリおよび各保持メモリは、それ
ぞれ単位メモリUMで構成される記憶回路とアド
レス・セレクタを共通的構成となし得るが、アド
レス・セレクタの選択動作および記憶回路の所要
容量は各メモリにより異る。本発明においては、
同一回路構成のメモリ回路を各種メモリに使用す
るときのアドレス・セレクタの選択動作およびそ
の他の機能の相異を外部から制御可能なモード切
替回路を内蔵させることにより、各種メモリに適
するようなされる。記憶回路の所要容量の相違
は、最大の所要容量のものを設けることで補う。
このため冗長を生ずることがあるが、その冗長度
は時分割通話路の構成の選定により小さくするこ
とが可能である。
次に本発明の実施例を図面について説明する。
第４図は本発明の第１の実施例の回路構成を示
すブロツク図である。図において、MUC1はメモ
リ回路、１は外部アドレス入力回路、２はアドレ
ス選択回路AS、３は内部アドレス・カウンタＴ
−CTR、４はｎワード×ｍビツトの記憶回路
MEM、５はデータ出力回路、６はデータ入力回
路、７はアドレス選択モード切替回路、８は記憶
回路書込モード切替回路、９は保守読出モード切
替回路である。
すブロツク図である。図において、MUC1はメモ
リ回路、１は外部アドレス入力回路、２はアドレ
ス選択回路AS、３は内部アドレス・カウンタＴ
−CTR、４はｎワード×ｍビツトの記憶回路
MEM、５はデータ出力回路、６はデータ入力回
路、７はアドレス選択モード切替回路、８は記憶
回路書込モード切替回路、９は保守読出モード切
替回路である。
図において、記憶回路MEM４は、第２図、第
３図に示す単位メモリUM（１×ｍビツト）をｎ
個並べたのに対応するｎワード×ｍビツトの容量
を有する。
３図に示す単位メモリUM（１×ｍビツト）をｎ
個並べたのに対応するｎワード×ｍビツトの容量
を有する。
端子DIから入力するデータ（並列ｎビツトま
で）はデータ入力回路６を経て記憶回路MEM４
に至り、アドレス選択回路AS２より与えられる
アドレスに、タイム・スロツトの書込みサイクル
において書込み可信号WEが与えられるとき、書
込まれる。
で）はデータ入力回路６を経て記憶回路MEM４
に至り、アドレス選択回路AS２より与えられる
アドレスに、タイム・スロツトの書込みサイクル
において書込み可信号WEが与えられるとき、書
込まれる。
内部アドレス・カウンタＴ−CTR３はタイ
ム・スロツトと同期して歩進計数を行なうｍ進循
環カウンタで、その計数出力が内部アドレスとし
て使用される。
ム・スロツトと同期して歩進計数を行なうｍ進循
環カウンタで、その計数出力が内部アドレスとし
て使用される。
外部アドレス情報は端子TRAより外部アドレ
ス入力回路１を経て、また内部アドレス・カウン
タＴ−CTR３で作成される内部アドレス信号は
直接に、それぞれアドレス選択回路AS２に入力
する。アドレス選択回路AS２は、アドレス選択
モード切替回路Mpの出力により何れかのアドレ
ス信号を選択して記憶回路MEM４に入力させ
る。記憶回路書込モード切替回路M1８は、タイ
ム・スロツトの書込みサイクルにおいて書込み可
（ライト・イネーブル）信号WEを発生して記憶
回路MEM４に与え、そのとき入力したアドレス
に、データ入力回路６より入力するデータを書込
む。端子TM1に信号“０”を与えてあるときは、
記憶回路書込モード切替回路M1８は、タイム・
スロツトの書込みサイクルにおいて入力端子
TCTLの入力に関係なく必ず書込み可信号WEを
発生するが、端子TM1に“１”を与えてあると
きは、同じく書込みサイクルにおいて端子TCTL
に入力（“１”）があるときだけ書込み可信号WE
を送出するよう構成されている。
ス入力回路１を経て、また内部アドレス・カウン
タＴ−CTR３で作成される内部アドレス信号は
直接に、それぞれアドレス選択回路AS２に入力
する。アドレス選択回路AS２は、アドレス選択
モード切替回路Mpの出力により何れかのアドレ
ス信号を選択して記憶回路MEM４に入力させ
る。記憶回路書込モード切替回路M1８は、タイ
ム・スロツトの書込みサイクルにおいて書込み可
（ライト・イネーブル）信号WEを発生して記憶
回路MEM４に与え、そのとき入力したアドレス
に、データ入力回路６より入力するデータを書込
む。端子TM1に信号“０”を与えてあるときは、
記憶回路書込モード切替回路M1８は、タイム・
スロツトの書込みサイクルにおいて入力端子
TCTLの入力に関係なく必ず書込み可信号WEを
発生するが、端子TM1に“１”を与えてあると
きは、同じく書込みサイクルにおいて端子TCTL
に入力（“１”）があるときだけ書込み可信号WE
を送出するよう構成されている。
端子TMpに“０”が与えられているときは、
アドレス選択モード切替回路Mp７は、アドレス
選択回路AS１に制御信号を送り、書込みサイク
ルにおいて外部アドレス入力回路１の出力を選択
し、また読出しサイクルにおいて、内部アドレ
ス・カウンタＴ−CTR３の出力を選択して記憶
回路MEM４に送るよう制御する。従つて、端子
TM1に“０”、端子TMpに“０”を与えておけ
ば、記憶回路MEM４には、データ入力回路６か
らのデータが外部アドレス入力回路１に入力した
アドレスに書込まれ、また、記憶回路MEM４の
内部アドレス・カウンタＴ−CTR３の出力する
アドレスからデータがデータ出力回路５に読出さ
れ、端子DOから出力する。すなわち、ランダ
ム・ライト、シーケンシヤル・リードが行なわれ
る。これに反して、端子TMpに“１”を与えて
おけば、アドレス選択回路AS１の選択の位相が
書込みサイクルと読出しサイクルに関し逆となる
ので、内部アドレス・カウンタＴ−CTR３の出
力するアドレスで書込まれ、外部アドレス入力回
路１から与えられアドレスで読み出されることと
なり、シーケンシヤル・ライト、ランダム・リー
ドが行なわれる。
アドレス選択モード切替回路Mp７は、アドレス
選択回路AS１に制御信号を送り、書込みサイク
ルにおいて外部アドレス入力回路１の出力を選択
し、また読出しサイクルにおいて、内部アドレ
ス・カウンタＴ−CTR３の出力を選択して記憶
回路MEM４に送るよう制御する。従つて、端子
TM1に“０”、端子TMpに“０”を与えておけ
ば、記憶回路MEM４には、データ入力回路６か
らのデータが外部アドレス入力回路１に入力した
アドレスに書込まれ、また、記憶回路MEM４の
内部アドレス・カウンタＴ−CTR３の出力する
アドレスからデータがデータ出力回路５に読出さ
れ、端子DOから出力する。すなわち、ランダ
ム・ライト、シーケンシヤル・リードが行なわれ
る。これに反して、端子TMpに“１”を与えて
おけば、アドレス選択回路AS１の選択の位相が
書込みサイクルと読出しサイクルに関し逆となる
ので、内部アドレス・カウンタＴ−CTR３の出
力するアドレスで書込まれ、外部アドレス入力回
路１から与えられアドレスで読み出されることと
なり、シーケンシヤル・ライト、ランダム・リー
ドが行なわれる。
また、端子TM1に“１”を与えておけば、端
子TCTLに“１”が入力したときのみ、メモリ部
書込モード切替回路M1８から書込み可WE信号
が送出されるので、さらに端子TMpに“０”を
与えておけば、その時端子TRAから入力したア
ドレスに端子DIよりデータ入力回路６を経て入
力したデータを書込む。
子TCTLに“１”が入力したときのみ、メモリ部
書込モード切替回路M1８から書込み可WE信号
が送出されるので、さらに端子TMpに“０”を
与えておけば、その時端子TRAから入力したア
ドレスに端子DIよりデータ入力回路６を経て入
力したデータを書込む。
上記の各回路によりメモリ回路としての基本的
動作を行うことが可能である。なお、保守読出モ
ード回路MR９は、端子TMRに信号“０”を与
えたときは無作用であるが、信号“１”を与えた
ときは読出しサイクルにおいて記憶回路MEM４
から読出したデータを、該回路MR９およびデー
タ入力回路６を経て、端子DIに送出するもので
あつて、これにより記憶回路MEM４に書込まれ
ているデータを取り出してチエツクすることがで
きる。
動作を行うことが可能である。なお、保守読出モ
ード回路MR９は、端子TMRに信号“０”を与
えたときは無作用であるが、信号“１”を与えた
ときは読出しサイクルにおいて記憶回路MEM４
から読出したデータを、該回路MR９およびデー
タ入力回路６を経て、端子DIに送出するもので
あつて、これにより記憶回路MEM４に書込まれ
ているデータを取り出してチエツクすることがで
きる。
第４図に示すメモリ回路MUC1を使用して第２
図に示したような１次時間スイツチを構成するに
は次のようにする。
図に示したような１次時間スイツチを構成するに
は次のようにする。
第５図は第４図に示すメモリ回路MUC1を２個
用いて１次時間スイツチを構成する場合の接続を
示すもので、第４図に示すメモリ回路MUC1の１
個MUC1.1を１次通話路メモリSPM1とし、別の
１個MUC1.2を保持メモリHM1とする。
用いて１次時間スイツチを構成する場合の接続を
示すもので、第４図に示すメモリ回路MUC1の１
個MUC1.1を１次通話路メモリSPM1とし、別の
１個MUC1.2を保持メモリHM1とする。
まづ、時分割通話路の入ハイウエイIHWpをメ
モリ回路MUC1.1，SPM1の端子DIに、端子DOを
空間スイツチSSWへ至るハイウエイに接続する。
そして外部アドレス入力端子TRAに別のメモリ
回路MUC1.2，HM1の端子DOを接続する。メモ
リ回路MUC1.2，HM1の端子TRA，TCTLおよ
びDIは制御装置（図示せず）に接続する。回路
MUC1.1，SPM1の端子TMp，TM1およびTCTL
には“０”を印加し、また回路MUC1.2，HM1の
端子TMp，TM1にはそれぞれ“０”および“１”
を印加しておく。
モリ回路MUC1.1，SPM1の端子DIに、端子DOを
空間スイツチSSWへ至るハイウエイに接続する。
そして外部アドレス入力端子TRAに別のメモリ
回路MUC1.2，HM1の端子DOを接続する。メモ
リ回路MUC1.2，HM1の端子TRA，TCTLおよ
びDIは制御装置（図示せず）に接続する。回路
MUC1.1，SPM1の端子TMp，TM1およびTCTL
には“０”を印加し、また回路MUC1.2，HM1の
端子TMp，TM1にはそれぞれ“０”および“１”
を印加しておく。
制御装置がアドレス情報ADと該アドレスに書
込むデータADDとともに制御信号Ｃを回路
MUC1.2，HM1に送ると、該メモリ回路MUC1.2
の記憶回路MEM４の該アドレスに該データが書
込まれ、周知のように通話路が設定される。
込むデータADDとともに制御信号Ｃを回路
MUC1.2，HM1に送ると、該メモリ回路MUC1.2
の記憶回路MEM４の該アドレスに該データが書
込まれ、周知のように通話路が設定される。
入ハイウエイIHWpから入力する通話信号（デ
ータ）は、回路MUC1.1，SPM1の書込みサイク
ルにおいて、メモリ回路MUC1.2，HM1の端子
DOに読出されて回路MUC1.1，SPM1の端子
TRAに入力するデータによつて指示されるアド
レスに書込まれ、また読出しサイクルにおいて、
内部アドレス・カウンタＴ−CTRの出力により
指示されるアドレスから端子DOに読出される。
ータ）は、回路MUC1.1，SPM1の書込みサイク
ルにおいて、メモリ回路MUC1.2，HM1の端子
DOに読出されて回路MUC1.1，SPM1の端子
TRAに入力するデータによつて指示されるアド
レスに書込まれ、また読出しサイクルにおいて、
内部アドレス・カウンタＴ−CTRの出力により
指示されるアドレスから端子DOに読出される。
上記のようにして、ランダム・ライト、シーケ
ンシヤル・リードの１次時間スイツチが構成され
る。
ンシヤル・リードの１次時間スイツチが構成され
る。
２次時間スイツチを構成する場合は、上記と同
様にして行なうことができるが、通話路メモリと
して使用する回路MUC1.1において、その端子DI
に空間スイツチSSWよりのハイウエイを接続し、
端子DOに並直列変換回路PSを経て出ハイウエイ
OHW（第２図参照）を接続するとともに、さら
にその端子TMpに“０”の代りに“１”を印加
する。これによりシーケンシヤルライト、ランダ
ムリードの２次時間スイツチが構成される。
様にして行なうことができるが、通話路メモリと
して使用する回路MUC1.1において、その端子DI
に空間スイツチSSWよりのハイウエイを接続し、
端子DOに並直列変換回路PSを経て出ハイウエイ
OHW（第２図参照）を接続するとともに、さら
にその端子TMpに“０”の代りに“１”を印加
する。これによりシーケンシヤルライト、ランダ
ムリードの２次時間スイツチが構成される。
第４図の回路MUC1を空間スイツチSSWの保
持メモリとして使用するには、上記時間スイツチ
の保持メモリHM1，HM2と同様な接続で可能で
ある。この場合も端子TMp，TM1にそれぞれ
“０”および“１”を印加し、端子TRA，TCTL
およびDIを制御装置に接続し、上記と同様に、
その記憶回路MEM４に通話路接定（ハイウエイ
間の変換）に必要なデータを書込む。読出しサイ
クルにおいて、上記のデータは端子DOに読出さ
れ、開くべきゲートを指示する。
持メモリとして使用するには、上記時間スイツチ
の保持メモリHM1，HM2と同様な接続で可能で
ある。この場合も端子TMp，TM1にそれぞれ
“０”および“１”を印加し、端子TRA，TCTL
およびDIを制御装置に接続し、上記と同様に、
その記憶回路MEM４に通話路接定（ハイウエイ
間の変換）に必要なデータを書込む。読出しサイ
クルにおいて、上記のデータは端子DOに読出さ
れ、開くべきゲートを指示する。
上記の場合、端子TMRには保守上必要のある
とき信号“１”を与えて記憶回路MEM４の内容
をチエツクすることができるが、交換の本質には
余り関係はない。
とき信号“１”を与えて記憶回路MEM４の内容
をチエツクすることができるが、交換の本質には
余り関係はない。
第６図は本発明の異る実施例の構成を示すブロ
ツク図である。本実施例においては第４図の実施
例に対してパリテイチエツク回路および書込みデ
ータと読出しデータの照合回路が付加されてい
る。第６図における記号、番号は第４図のものと
同一のものを示す。図において、MUC2はメモリ
回路、１０はパリテイチエツク回路PC、１１は
パリテイ・ビツト発生回路PG、１２はデータ照
合回路である。なお９′は保守読出モード回路
MR′であり、第４図の保守読出モード回路MR９
と同様な構成を有するものであるが、第４図のも
のとは異り、外部より指示を受ける端子を有せ
ず、常に保守読出モードにあるように設定されて
いる。
ツク図である。本実施例においては第４図の実施
例に対してパリテイチエツク回路および書込みデ
ータと読出しデータの照合回路が付加されてい
る。第６図における記号、番号は第４図のものと
同一のものを示す。図において、MUC2はメモリ
回路、１０はパリテイチエツク回路PC、１１は
パリテイ・ビツト発生回路PG、１２はデータ照
合回路である。なお９′は保守読出モード回路
MR′であり、第４図の保守読出モード回路MR９
と同様な構成を有するものであるが、第４図のも
のとは異り、外部より指示を受ける端子を有せ
ず、常に保守読出モードにあるように設定されて
いる。
端子DIから入力したデータはデータ入力回路
６を経て記憶回路MEM４に達するが、この入力
データはデータ入力回路６において分岐してパリ
テイ・ビツト発生器PG１１に入力し、パリテ
イ・チエツク・ビツトPBが発生し、上記入力デ
ータとともに記憶回路MEM４に入力し同一アド
レスに書込まれる。
６を経て記憶回路MEM４に達するが、この入力
データはデータ入力回路６において分岐してパリ
テイ・ビツト発生器PG１１に入力し、パリテ
イ・チエツク・ビツトPBが発生し、上記入力デ
ータとともに記憶回路MEM４に入力し同一アド
レスに書込まれる。
読出しサイクルにおいて、上記データはパリテ
イ・チエツク・ビツトとともに読出され、データ
出力回路５に入り、そのパリテイ・チエツク・ビ
ツトを除くデータが端子DOより出力し、なお該
データはパリテイ・チエツク・ビツトとともにパ
リテイ・チエツク回路PC１０に入力し、パリテ
イ・チエツクが行なわれ、その正否を端子TPC
から出力する。
イ・チエツク・ビツトとともに読出され、データ
出力回路５に入り、そのパリテイ・チエツク・ビ
ツトを除くデータが端子DOより出力し、なお該
データはパリテイ・チエツク・ビツトとともにパ
リテイ・チエツク回路PC１０に入力し、パリテ
イ・チエツクが行なわれ、その正否を端子TPC
から出力する。
入力データが指定されたアドレスに正しく書込
まれたか否かをチエツクするため保守読出モード
回路MR′９′とデータ照合回路１２が設けられ
る。端子TMp，TM1，TCTLに適当な入力を与
え、書込みサイクルにおいて、端子DIに入力す
る試験データを端子TRAに入力するアドレスに
書込む。次に同様に次の読出しサイクルにおいて
上記と同一のアドレスを端子TRAに入力させて、
該データを記憶回路MEM４から読出す。この読
出したデータは保守読出モード回路MR′９′を経
てデータ照合回路１２に達する。こゝでデータ入
力回路６に保持されている前記入力データと比較
照合され、一致していれば端子TCに一致出力を
送出し、これにより入力したデータが正しく記憶
回路MEMに書込まれたことが検知され、一致し
ていなければ端子TCに一致出力が送出されない
ので誤りと判定される。
まれたか否かをチエツクするため保守読出モード
回路MR′９′とデータ照合回路１２が設けられ
る。端子TMp，TM1，TCTLに適当な入力を与
え、書込みサイクルにおいて、端子DIに入力す
る試験データを端子TRAに入力するアドレスに
書込む。次に同様に次の読出しサイクルにおいて
上記と同一のアドレスを端子TRAに入力させて、
該データを記憶回路MEM４から読出す。この読
出したデータは保守読出モード回路MR′９′を経
てデータ照合回路１２に達する。こゝでデータ入
力回路６に保持されている前記入力データと比較
照合され、一致していれば端子TCに一致出力を
送出し、これにより入力したデータが正しく記憶
回路MEMに書込まれたことが検知され、一致し
ていなければ端子TCに一致出力が送出されない
ので誤りと判定される。
上記端子TPCおよびTCからの出力は、パリテ
イ・チエツクを行なう場合および上記記憶回路
MEM４の試験のとき必要となるが、これ等を必
要としないときは、該端子TPCおよびTCの出力
は無視される。
イ・チエツクを行なう場合および上記記憶回路
MEM４の試験のとき必要となるが、これ等を必
要としないときは、該端子TPCおよびTCの出力
は無視される。
第６図に示すメモリ回路MUC2を使用して、第
４図のメモリ回路MUC1と同様に、１次および２
次時間スイツチと空間スイツチSSW用の保持メ
モリを構成することができる。
４図のメモリ回路MUC1と同様に、１次および２
次時間スイツチと空間スイツチSSW用の保持メ
モリを構成することができる。
第７図は本発明のさらに異る実施例の構成を示
すブロツク図である。図において、数字１〜８お
よび端子の記号TRA，TMp，TM1，TCTL，
DI，DOはそれぞれ第４図および第６図と同一の
ものを示す。なお、第７図において、MUC3はメ
モリ回路、１６は直並列変換並直列変換共用回
路、１３，１４，１５はルート選択回路、１７は
ルート選択切替制御回路である。
すブロツク図である。図において、数字１〜８お
よび端子の記号TRA，TMp，TM1，TCTL，
DI，DOはそれぞれ第４図および第６図と同一の
ものを示す。なお、第７図において、MUC3はメ
モリ回路、１６は直並列変換並直列変換共用回
路、１３，１４，１５はルート選択回路、１７は
ルート選択切替制御回路である。
この実施例では、第２図および第３図に示す直
並列変換回路SPおよび並直列変換回路PSを直並
列変換並直列変換共用回路１６としてメモリ回路
MUC3中に包含したものである。
並列変換回路SPおよび並直列変換回路PSを直並
列変換並直列変換共用回路１６としてメモリ回路
MUC3中に包含したものである。
第７図において、直並列変換並直列変換共用回
路１６は既に第２図および第３図において説明し
たように、例えば１個のタイム・スロツトに直列
８ビツトの情報をもつ８本の入ハイウエイを入力
し、上記直列８ビツトの情報を並列８ビツトの情
報に変換して８本の並列出ハイウエイにのせて出
力する直並列変換と、逆に８本の入ハイウエイ上
の並列８ビツト情報を直列８ビツトの情報に変換
して８本の出ハイウエイに出力させる周知の直並
列変換並直列変換共用回路である。１次時間スイ
ツチにおいては、入ハイウエイの直列情報を並列
情報に変換して１次通話路メモリに入力させる。
この場合、第７図のメモリ回路MUC3において
は、端子DIに直列情報をもつ８本の入ハイウエ
イを接続するとともに、端子TP1，TP2に２ビツ
トの情報を入力させる。この情報が入力する
と、ルート選択切替制御回路１７はその３本の出
力線にCLに信号を出力し、ルート選択回路１３，
１４，１５のルート選択を行ない、各ルート選択
回路において、ルート（ルート選択回路１３に
おいてはルート−）を設定する。従つて、端
子DIからの入力はデータ入力回路６よりルート
選択回路１５のルートを経て直並列変換並直列
変換共用回路１６に入力しここで直並列変換さ
れ、さらにルート選択回路１４のルートを経て
記憶回路MEM４に入力する。一方、記憶回路
MEM４より読出された並列形のデータはデータ
出力回路５およびルート選択回路１３のルート
−を経て並列情報として端子DOより出力す
る。
路１６は既に第２図および第３図において説明し
たように、例えば１個のタイム・スロツトに直列
８ビツトの情報をもつ８本の入ハイウエイを入力
し、上記直列８ビツトの情報を並列８ビツトの情
報に変換して８本の並列出ハイウエイにのせて出
力する直並列変換と、逆に８本の入ハイウエイ上
の並列８ビツト情報を直列８ビツトの情報に変換
して８本の出ハイウエイに出力させる周知の直並
列変換並直列変換共用回路である。１次時間スイ
ツチにおいては、入ハイウエイの直列情報を並列
情報に変換して１次通話路メモリに入力させる。
この場合、第７図のメモリ回路MUC3において
は、端子DIに直列情報をもつ８本の入ハイウエ
イを接続するとともに、端子TP1，TP2に２ビツ
トの情報を入力させる。この情報が入力する
と、ルート選択切替制御回路１７はその３本の出
力線にCLに信号を出力し、ルート選択回路１３，
１４，１５のルート選択を行ない、各ルート選択
回路において、ルート（ルート選択回路１３に
おいてはルート−）を設定する。従つて、端
子DIからの入力はデータ入力回路６よりルート
選択回路１５のルートを経て直並列変換並直列
変換共用回路１６に入力しここで直並列変換さ
れ、さらにルート選択回路１４のルートを経て
記憶回路MEM４に入力する。一方、記憶回路
MEM４より読出された並列形のデータはデータ
出力回路５およびルート選択回路１３のルート
−を経て並列情報として端子DOより出力す
る。
２次時間スイツチに使用する場合は、記憶回路
MEM４より読出した並列データを並直列変換す
ることとなる。この場合は、端子TP1，TP2に２
ビツトの情報を入力させる。これによりルート
選択切替制御回路１７は、その３本の出力線CL
に信号を出力し、ルート選択回路１３，１４，１
５のルート選択を行ない、ルート選択回路１３お
よび１５においてルートを設定する。従つて、
記憶回路MEM４から読出された並列データはデ
ータ出力回路５、ルート選択回路１５のルート
を経て直並列変換並直列変換共用回路１６に入力
し、ここで並直列変換され、さらにルート選択回
路１３のルートを通り端子DOに出力する。
MEM４より読出した並列データを並直列変換す
ることとなる。この場合は、端子TP1，TP2に２
ビツトの情報を入力させる。これによりルート
選択切替制御回路１７は、その３本の出力線CL
に信号を出力し、ルート選択回路１３，１４，１
５のルート選択を行ない、ルート選択回路１３お
よび１５においてルートを設定する。従つて、
記憶回路MEM４から読出された並列データはデ
ータ出力回路５、ルート選択回路１５のルート
を経て直並列変換並直列変換共用回路１６に入力
し、ここで並直列変換され、さらにルート選択回
路１３のルートを通り端子DOに出力する。
なお、端子TP1，TP2に２ビツトの情報を入
力させ、これにより、ルート選択制御回路１７の
３本の出力線CLに信号を送り、ルート選択回路
１４および１５においてそれぞれルートおよび
ルート−を設定すれば、入力データはデータ
入力回路６よりルート選択回路１４のルートを
経て、記憶回路MEM４に入力し、また記憶回路
MEM４から読出されたデータはデータ出力回路
５からルート選択回路１３のルート−を経て
端子DOに達する。従つて、端子DIに入力するデ
ータは直並列変換並直列変換共用回路１６を通過
せず、直並列変換あるいは並直列変換を受けな
い。このようにすれば保持メモリとして使用し得
る。この際、ルート選択制御回路１７は、直並
列、並直列および無変換の何れか一つを動作モー
ドに設定し、モード切替回路として動作する。
力させ、これにより、ルート選択制御回路１７の
３本の出力線CLに信号を送り、ルート選択回路
１４および１５においてそれぞれルートおよび
ルート−を設定すれば、入力データはデータ
入力回路６よりルート選択回路１４のルートを
経て、記憶回路MEM４に入力し、また記憶回路
MEM４から読出されたデータはデータ出力回路
５からルート選択回路１３のルート−を経て
端子DOに達する。従つて、端子DIに入力するデ
ータは直並列変換並直列変換共用回路１６を通過
せず、直並列変換あるいは並直列変換を受けな
い。このようにすれば保持メモリとして使用し得
る。この際、ルート選択制御回路１７は、直並
列、並直列および無変換の何れか一つを動作モー
ドに設定し、モード切替回路として動作する。
第７図に示すメモリ回路MUC3も、上記のよう
に構成され動作するので、このメモリ回路MUC3
のみを使用して、１次および２次時間スイツチお
よび空間スイツチの保持メモリを構成することが
できる。
に構成され動作するので、このメモリ回路MUC3
のみを使用して、１次および２次時間スイツチお
よび空間スイツチの保持メモリを構成することが
できる。
以上、第４図、第６図および第７図に示したメ
モリ回路MUC1，MUC2，MUC3はワンチツプ
LSIに構成することが可能である。
モリ回路MUC1，MUC2，MUC3はワンチツプ
LSIに構成することが可能である。
本発明は上記実施例に限定されるものではな
く、その技術的範囲で種々の変形が可能である。
く、その技術的範囲で種々の変形が可能である。
本発明の効果は次の通りである。第１の発明
は、時分割通話路の、各時間スイツチの通話路メ
モリおよび保持メモリならびに空間スイツチの保
持メモリを一種類の同一回路構成のメモリ回路で
実現し得られ、また、この本発明によるメモリ回
路は容易に１チツプのLSIに構成し得るので、時
分割通話路の各種メモリ回路を小形化、高速化し
得られるとともに、一種類のLSIで構成すること
ができるため時分割通話路の設計および製造が容
易となる効果がある。
は、時分割通話路の、各時間スイツチの通話路メ
モリおよび保持メモリならびに空間スイツチの保
持メモリを一種類の同一回路構成のメモリ回路で
実現し得られ、また、この本発明によるメモリ回
路は容易に１チツプのLSIに構成し得るので、時
分割通話路の各種メモリ回路を小形化、高速化し
得られるとともに、一種類のLSIで構成すること
ができるため時分割通話路の設計および製造が容
易となる効果がある。
保守読出モード回路を付加した第２の発明は上
記の効果を有する他に、保守に際して記憶回路の
内容を検知し得るとともに、読出したデータをデ
ータ入力回路から出力させるようにしたため、読
出データを出力させるための端子が不要となる効
果がある。このことはLSIに構成したとき接続ピ
ンの数を増加させないこととなり、大きな意味を
有する。
記の効果を有する他に、保守に際して記憶回路の
内容を検知し得るとともに、読出したデータをデ
ータ入力回路から出力させるようにしたため、読
出データを出力させるための端子が不要となる効
果がある。このことはLSIに構成したとき接続ピ
ンの数を増加させないこととなり、大きな意味を
有する。
パリテイ・ビツト発生回路およびパリテイ・チ
エツク回路を付加した第３の発明は、第１の発明
の有する効果を有する他記憶回路の動作をパリテ
イ・チエツク方式によりチエツクできる効果があ
る。
エツク回路を付加した第３の発明は、第１の発明
の有する効果を有する他記憶回路の動作をパリテ
イ・チエツク方式によりチエツクできる効果があ
る。
直並列変換並直列変換共用回路を設けた第４の
発明は、第１の発明の効果を有する他に、外部に
直並列変換回路および並直列変換回路を設ける必
要がなくなる効果がある。
発明は、第１の発明の効果を有する他に、外部に
直並列変換回路および並直列変換回路を設ける必
要がなくなる効果がある。
保守読出モード回路およびデータ照合回路を付
加した第５の発明は、第１の発明の効果の他に、
入力データが正しく記憶回路に書込まれるか否か
のチエツクが可能であり、しかもチエツク効果を
１個の端子（１本の接続ピン）により外部に出力
する効果がある。
加した第５の発明は、第１の発明の効果の他に、
入力データが正しく記憶回路に書込まれるか否か
のチエツクが可能であり、しかもチエツク効果を
１個の端子（１本の接続ピン）により外部に出力
する効果がある。
第１図は周知の時分割通話路の構成図、第２図
は周知の１次時間スイツチの構成図、第３図は周
知の２次時間スイツチの構成図、第４図は本発明
の一実施例の構成を示すブロツク図、第５図は第
４図の実施例により構成した時間スイツチの接続
構成図、第６図は本発明の異る実施例の構成を示
すブロツク図、第７図は本発明のさらに異る実施
例の構成を示すブロツク図である。 IHW，IHW1〜IHWo……入ハイウエイ、TS1，
TS1.1〜TS1.o……１次時間スイツチ、SSW……空
間スイツチ、TS2，TS2.1〜TS2.o……２次時間ス
イツチ、OHW，OHW1〜OHWo……出ハイウエ
イ、SPM1……１次通話路メモリ、SPM2……２
次通話路メモリ、HM1……１次時間スイツチ通
話路保持メモリ、HM2……２次時間スイツチ通
話路保持メモリ、Ｇ……ゲート回路、GM……空
間スイツチ通話路保持メモリ、UM……単位メモ
リ、AS1，AS2……アドレス選択回路、Ｔ−CTR
……タイム・スロツト・カウンタ、SP……直並
列変換回路、PS……並直列変換回路、１……外
部アドレス入力回路、２……アドレス選択回路、
３……内部アドレス・カウンタ、４……ｎ×ｍ記
憶回路、５……データ出力回路、６……データ入
力回路、７……アドレス選択モード切替回路、８
……記憶回路書込モード切替回路、９……保守読
出モード切替回路、９′……保守読出モード回路、
１０……パリテイ・チエツク回路、１１……パリ
テイ・ビツト発生回路、１２……データ照合回
路、１３，１４，１５……ルート選択回路、１６
……直並列変換並直列変換共用回路、１７……ル
ート選択切替制御回路、TRA，TMp，TM1，
TCTL，DI，TMR，TC，TP1，TP2，TPC，
DO……端子、MUC1，MUC2，MUC3……本発
明を実施したメモリ回路。
は周知の１次時間スイツチの構成図、第３図は周
知の２次時間スイツチの構成図、第４図は本発明
の一実施例の構成を示すブロツク図、第５図は第
４図の実施例により構成した時間スイツチの接続
構成図、第６図は本発明の異る実施例の構成を示
すブロツク図、第７図は本発明のさらに異る実施
例の構成を示すブロツク図である。 IHW，IHW1〜IHWo……入ハイウエイ、TS1，
TS1.1〜TS1.o……１次時間スイツチ、SSW……空
間スイツチ、TS2，TS2.1〜TS2.o……２次時間ス
イツチ、OHW，OHW1〜OHWo……出ハイウエ
イ、SPM1……１次通話路メモリ、SPM2……２
次通話路メモリ、HM1……１次時間スイツチ通
話路保持メモリ、HM2……２次時間スイツチ通
話路保持メモリ、Ｇ……ゲート回路、GM……空
間スイツチ通話路保持メモリ、UM……単位メモ
リ、AS1，AS2……アドレス選択回路、Ｔ−CTR
……タイム・スロツト・カウンタ、SP……直並
列変換回路、PS……並直列変換回路、１……外
部アドレス入力回路、２……アドレス選択回路、
３……内部アドレス・カウンタ、４……ｎ×ｍ記
憶回路、５……データ出力回路、６……データ入
力回路、７……アドレス選択モード切替回路、８
……記憶回路書込モード切替回路、９……保守読
出モード切替回路、９′……保守読出モード回路、
１０……パリテイ・チエツク回路、１１……パリ
テイ・ビツト発生回路、１２……データ照合回
路、１３，１４，１５……ルート選択回路、１６
……直並列変換並直列変換共用回路、１７……ル
ート選択切替制御回路、TRA，TMp，TM1，
TCTL，DI，TMR，TC，TP1，TP2，TPC，
DO……端子、MUC1，MUC2，MUC3……本発
明を実施したメモリ回路。
Claims (1)
- 【特許請求の範囲】 １ ｎワード×ｍビツトの記憶回路と、該記憶回
路に書込むデータを入力するデータ入力回路と、
該記憶回路から読出したデータを出力するデータ
出力回路と、該記憶回路のアドレスを外部から入
力するための外部アドレス入力回路と、該記憶回
路のアドレスを順次に発生して送出する内部アド
レス・カウンタと、上記外部アドレス入力回路に
入力した外部よりのアドレスと上記内部アドレ
ス・カウンタより送出されるアドレスの何れか一
方を選択して上記記憶回路に入力させるアドレス
選択回路と、上記アドレス選択回路のアドレス選
択を制御しかつ外部からの指示によりアドレス選
択モードを切替えるアドレス選択モード切替回路
と、上記記憶回路に書込み動作を行なわせるため
の書込み可信号を送出しかつ該信号の送出モード
を外部よりの指定により切替える記憶回路書込モ
ード切替回路とを具備することを特徴とする時間
スイツチ回路。 ２ ｎワード×ｍビツトの記憶回路と、該記憶回
路に書込むデータを入力するデータ入力回路と、
該記憶回路から読出したデータを出力するデータ
出力回路と、該記憶回路のアドレスを外部から入
力するための外部アドレス入力回路と、該記憶回
路のアドレスを順次に発生して送出する内部アド
レス・カウンタと、上記外部アドレス入力回路に
入力した外部よりのアドレスと上記内部アドレ
ス・カウンタより送出されるアドレスの何れか一
方を選択して上記記憶回路に入力させるアドレス
選択回路と、上記アドレス選択回路のアドレス選
択を制御しかつ外部からの指示によりアドレス選
択モードを切替えるアドレス選択モード切替回路
と、上記記憶回路に書込み動作を行なわせるため
の書込み可信号を送出しかつ該信号の送出モード
を外部よりの指定により切替える記憶回路書込モ
ード切替回路とを具備し、さらに外部からの指示
により保守読出モードに切替えられる保守読出モ
ード回路を有し、保守読出モードでは上記記憶回
路から読出したデータをデータ入力回路から出力
することを特徴とする時間スイツチ回路。 ３ ｎワード×ｍビツトの記憶回路と、該記憶回
路に書込むデータを入力するデータ入力回路と、
該記憶回路から読出したデータを出力するデータ
出力回路と、該記憶回路のアドレスを外部から入
力するための外部アドレス入力回路と、該記憶回
路のアドレスを順次に発生して送出する内部アド
レス・カウンタと、上記外部アドレス入力回路に
入力した外部よりのアドレスと上記内部アドレ
ス・カウンタより送出されるアドレスの何れか一
方を選択して上記記憶回路に入力させるアドレス
選択回路と、上記アドレス選択回路のアドレス選
択を制御しかつ外部からの指示によりアドレス選
択モードを切替えるアドレス選択モード切替回路
と、上記記憶回路に書込み動作を行なわせるため
の書込み可信号を送出しかつ該信号の送出モード
を外部よりの指定により切替える記憶回路書込モ
ード切替回路とを具備し、さらに上記データ入力
回路にパリテイ・ビツト発生回路を、また上記デ
ータ出力回路にパリテイ・チエツク回路を設けた
ことを特徴とする時間スイツチ回路。 ４ ｎワード×ｍビツトの記憶回路と、該記憶回
路に書込むデータを入力するデータ入力回路と、
該記憶回路から読出したデータを出力するデータ
出力回路と、該記憶回路のアドレスを外部から入
力するための外部アドレス回路と、該記憶回路の
アドレスを順次に発生して送出する内部アドレ
ス・カウンタと、上記外部アドレス入力回路に入
力した外部よりのアドレスと上記内部アドレス・
カウンタより送出されるアドレスの何れか一方を
選択して上記記憶回路に入力させるアドレス選択
回路と、上記アドレス選択回路のアドレス選択を
制御しかつ外部からの指示によりアドレス選択モ
ードを切替えるアドレス選択モード切替回路と、
上記記憶回路に書込み動作を行なわせるための書
込み可信号を送出しかつ該信号の送出モードを外
部よりの指定により切替える記憶回路書込モード
切替回路とを具備し、さらに直並列変換並直列変
換共用回路、ルート選択回路および外部よりの指
示により上記ルート選択回路のルート設定を制御
するルート選択制御回路を有し、直並列、並直列
および無変換の何れか一つの動作モードに設定す
ることを特徴とする時間スイツチ回路。 ５ ｎワード×ｍビツトの記憶回路と、該記憶回
路に書込むデータを入力するデータ入力回路と、
該記憶回路から読出したデータを出力するデータ
出力回路と、該記憶回路のアドレスを外部から入
力するための外部アドレス入力回路と、該記憶回
路のアドレスを順次に発生して送出する内部アド
レス・カウンタと、上記外部アドレス入力回路に
入力した外部よりのアドレスと上記内部アドレ
ス・カウンタより送出されるアドレスの何れか一
方を選択して上記記憶回路に入力させるアドレス
選択回路と、上記アドレス選択回路のアドレス選
択を制御しかつ外部からの指示によりアドレス選
択モードを切替えるアドレス選択モード切替回路
と、上記記憶回路に書込み動作を行なわせるため
の書込み可信号を送出しかつ該信号の送出モード
を外部よりの指定により切替える記憶回路書込モ
ード切替回路とを具備し、さらに保守読出モード
回路およびデータ照合回路を設け、上記データ入
力回路へ入力したデータを上記記憶回路に書込
み、さらにこれを読出して上記保守読出モード回
路を経てデータ照合回路に与え、一方データ入力
回路へ入力した上記データを上記データ照合回路
に入力させ、読出しデータ照合を行なうことを特
徴とする時間スイツチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020043A JPS58137391A (ja) | 1982-02-10 | 1982-02-10 | 時間スイツチ回路 |
| CA000421207A CA1200929A (en) | 1982-02-10 | 1983-02-09 | Time-switch circuit |
| EP83300682A EP0086634B1 (en) | 1982-02-10 | 1983-02-10 | Memory circuitry for use in a digital time division switching system |
| US06/465,604 US4512012A (en) | 1982-02-10 | 1983-02-10 | Time-switch circuit |
| DE8383300682T DE3369623D1 (en) | 1982-02-10 | 1983-02-10 | Memory circuitry for use in a digital time division switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020043A JPS58137391A (ja) | 1982-02-10 | 1982-02-10 | 時間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137391A JPS58137391A (ja) | 1983-08-15 |
| JPH0157876B2 true JPH0157876B2 (ja) | 1989-12-07 |
Family
ID=12016023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020043A Granted JPS58137391A (ja) | 1982-02-10 | 1982-02-10 | 時間スイツチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4512012A (ja) |
| EP (1) | EP0086634B1 (ja) |
| JP (1) | JPS58137391A (ja) |
| CA (1) | CA1200929A (ja) |
| DE (1) | DE3369623D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779514B2 (ja) * | 1986-01-24 | 1995-08-23 | 日本電気株式会社 | 時分割時間スイツチ制御方式 |
| US4730305A (en) * | 1986-04-11 | 1988-03-08 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fast assignment technique for use in a switching arrangement |
| US4935921A (en) * | 1986-09-30 | 1990-06-19 | Nec Corporation | Cross-connection network using time switch |
| US5544078A (en) * | 1988-06-17 | 1996-08-06 | Dallas Semiconductor Corporation | Timekeeping comparison circuitry and dual storage memory cells to detect alarms |
| US5197142A (en) * | 1988-06-17 | 1993-03-23 | Dallas Semiconductor Corp. | Memory arbitration between timekeeping circuitry and general purpose computer |
| US5629907A (en) * | 1991-06-18 | 1997-05-13 | Dallas Semiconductor Corporation | Low power timekeeping system |
| US5136579A (en) * | 1990-10-01 | 1992-08-04 | Rockwell International Corporation | Digital communications network with unlimited channel expandability |
| DE59209508D1 (de) * | 1992-07-31 | 1998-10-29 | Siemens Ag | Verfahren zum Laden und Prüfen des Haltespeichers einer Zeitstufe in einem Koppelnetz einer digitalen Zeitmultiplex-Vermittlungsstelle |
| US5579206A (en) * | 1993-07-16 | 1996-11-26 | Dallas Semiconductor Corporation | Enhanced low profile sockets and module systems |
| US5528463A (en) * | 1993-07-16 | 1996-06-18 | Dallas Semiconductor Corp. | Low profile sockets and modules for surface mountable applications |
| FR2737637B1 (fr) * | 1995-08-03 | 1997-10-17 | Sgs Thomson Microelectronics | Matrice de commutation entre deux groupes de multiplex |
| US7628810B2 (en) * | 2003-05-28 | 2009-12-08 | Acufocus, Inc. | Mask configured to maintain nutrient transport without producing visible diffraction patterns |
| US8389032B2 (en) * | 2005-05-23 | 2013-03-05 | Kraft Foods Global Brands Llc | Delivery system for active components as part of an edible composition having selected particle size |
| CN110708793B (zh) * | 2019-09-26 | 2021-03-23 | 深圳市明微电子股份有限公司 | 一种级联设备的级联控制方法、级联设备及光照系统 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1020712B (it) * | 1974-09-04 | 1977-12-30 | P Belforte | Cselt centro studi e laboratori telecomunicazioni spa stadio di commutazione elettronica ad alta velocita per canali numeri ci |
| US3956593B2 (en) * | 1974-10-15 | 1993-05-25 | Time space time(tst)switch with combined and distributed state store and control store | |
| US4093827A (en) * | 1976-02-17 | 1978-06-06 | Thomson-Csf | Symmetrical time division matrix and a network equipped with this kind of matrix |
| FR2341999A1 (fr) * | 1976-02-17 | 1977-09-16 | Thomson Csf | Matrice temporelle symetrique, et autocommutateur muni d'une telle matrice |
| US4160127A (en) * | 1978-06-27 | 1979-07-03 | Bell Telephone Laboratories, Incorporated | Time-slot interchange with protection switching |
| US4206322A (en) * | 1978-09-25 | 1980-06-03 | Bell Telephone Laboratories, Incorporated | Time-division switching system for multirate data |
| FR2440672A1 (fr) * | 1978-10-30 | 1980-05-30 | Cit Alcatel | Commutateur spatial multiplex |
| JPS57203276A (en) * | 1981-06-09 | 1982-12-13 | Nippon Telegr & Teleph Corp <Ntt> | Information storage device |
-
1982
- 1982-02-10 JP JP57020043A patent/JPS58137391A/ja active Granted
-
1983
- 1983-02-09 CA CA000421207A patent/CA1200929A/en not_active Expired
- 1983-02-10 US US06/465,604 patent/US4512012A/en not_active Expired - Lifetime
- 1983-02-10 DE DE8383300682T patent/DE3369623D1/de not_active Expired
- 1983-02-10 EP EP83300682A patent/EP0086634B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137391A (ja) | 1983-08-15 |
| EP0086634B1 (en) | 1987-01-28 |
| DE3369623D1 (en) | 1987-03-05 |
| US4512012A (en) | 1985-04-16 |
| CA1200929A (en) | 1986-02-18 |
| EP0086634A1 (en) | 1983-08-24 |
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