JPH0159679B2 - - Google Patents
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- JPH0159679B2 JPH0159679B2 JP58160263A JP16026383A JPH0159679B2 JP H0159679 B2 JPH0159679 B2 JP H0159679B2 JP 58160263 A JP58160263 A JP 58160263A JP 16026383 A JP16026383 A JP 16026383A JP H0159679 B2 JPH0159679 B2 JP H0159679B2
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- JP
- Japan
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- mos transistors
- transistors
- transistor
- power supply
- voltage
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- 230000005855 radiation Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路に係るもので、特
にCMOSメモリ回路に使用される耐放射線性に
優れたセンスアンプ回路に関する。
にCMOSメモリ回路に使用される耐放射線性に
優れたセンスアンプ回路に関する。
一般に、CMOS構成のセンスアンプ回路は、
例えば第１図に示すように構成されている。すな
わち、それぞれのゲートに入力信号DINおよび基
準電圧Vrefが印加される一対の入力用トランジス
タQ1，Q2の一端と電源電圧VCCが印加される電源
端子１１間にはそれぞれカレントミラー回路を構
成する負荷トランジスタQ3，Q4が挿接され、ト
ランジスタQ1，Q2の他端は共通接続されてトラ
ンジスタQ5を介して接地される。このトランジ
スタQ5のゲートには所定の電位VRが印加されて
導通設定され、定電流源として働く。そして、ト
ランジスタQ1，Q3の接続点から入力信号DINと基
準電圧Vrefとの比較出力OUTを得るようになつ
ている。なお、トランジスタQ1，Q2およびQ5の
バツクゲートは接地され、トランジスタQ3，Q4
のバツクゲートは電源端子１１に接続される。
例えば第１図に示すように構成されている。すな
わち、それぞれのゲートに入力信号DINおよび基
準電圧Vrefが印加される一対の入力用トランジス
タQ1，Q2の一端と電源電圧VCCが印加される電源
端子１１間にはそれぞれカレントミラー回路を構
成する負荷トランジスタQ3，Q4が挿接され、ト
ランジスタQ1，Q2の他端は共通接続されてトラ
ンジスタQ5を介して接地される。このトランジ
スタQ5のゲートには所定の電位VRが印加されて
導通設定され、定電流源として働く。そして、ト
ランジスタQ1，Q3の接続点から入力信号DINと基
準電圧Vrefとの比較出力OUTを得るようになつ
ている。なお、トランジスタQ1，Q2およびQ5の
バツクゲートは接地され、トランジスタQ3，Q4
のバツクゲートは電源端子１１に接続される。
上記のような構成において、入力信号DINのレ
ベルが基準電圧Vrefより低い時は、トランジスタ
Q1はオフ状態、Q2はオン状態となり出力信号
OUTはハイ（“Ｈ”）レベルとなる。一方、入
力信号DINのレベルが基準電圧Vrefを越えると、
トランジスタQ1はオン状態、Q2はオフ状態に反
転し、出力信号OUTはロー（“Ｌ”）レベルと
なる。
ベルが基準電圧Vrefより低い時は、トランジスタ
Q1はオフ状態、Q2はオン状態となり出力信号
OUTはハイ（“Ｈ”）レベルとなる。一方、入
力信号DINのレベルが基準電圧Vrefを越えると、
トランジスタQ1はオン状態、Q2はオフ状態に反
転し、出力信号OUTはロー（“Ｌ”）レベルと
なる。
ところで、半導体素子（MOSトランジスタ）
に放射線が照射された場合、放射線によつてゲー
ト酸化膜中の負の電荷がはじき出されてゲート酸
化膜が正に帯電するため、各トランジスタのしき
い値電圧が相対的に見て低下（負の方向へシフ
ト）する。このしきい値電圧のシフト量はMOS
トランジスタのゲートとバツクゲートとの間の電
圧に依存しており、今、第１図に示した回路にお
いて入力信号DINのレベルが基準電圧Vrefに対し
て「DIN＞Vref」なる関係にあるとすると、放射
線照射後のトランジスタQ1のしきい値電圧VTH1
はトランジスタQ2のしきい値電圧VTH2より低く
なる。このため、センスアンプの対称性が失なわ
れ、センス動作が不安定となり感度も低下する欠
点がある。
に放射線が照射された場合、放射線によつてゲー
ト酸化膜中の負の電荷がはじき出されてゲート酸
化膜が正に帯電するため、各トランジスタのしき
い値電圧が相対的に見て低下（負の方向へシフ
ト）する。このしきい値電圧のシフト量はMOS
トランジスタのゲートとバツクゲートとの間の電
圧に依存しており、今、第１図に示した回路にお
いて入力信号DINのレベルが基準電圧Vrefに対し
て「DIN＞Vref」なる関係にあるとすると、放射
線照射後のトランジスタQ1のしきい値電圧VTH1
はトランジスタQ2のしきい値電圧VTH2より低く
なる。このため、センスアンプの対称性が失なわ
れ、センス動作が不安定となり感度も低下する欠
点がある。
第２図は、メモリセルの出力が供給されるビツ
ト線BL，の電位を検出するセンスアンプ回路
で、前記第１図の回路を対称配置してセンス動作
の安定化を図つたものである。図において第１図
と同一構成部には同じ符号を付してその説明は省
略する。このような構成においても前記第１図の
回路と同様に放射線の照射によつてセンスアンプ
の対称性が失なわれ、動作が不安定となるととも
に、感度が低下する欠点がある。
ト線BL，の電位を検出するセンスアンプ回路
で、前記第１図の回路を対称配置してセンス動作
の安定化を図つたものである。図において第１図
と同一構成部には同じ符号を付してその説明は省
略する。このような構成においても前記第１図の
回路と同様に放射線の照射によつてセンスアンプ
の対称性が失なわれ、動作が不安定となるととも
に、感度が低下する欠点がある。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、放射線による
MOSトランジスタのしきい値電圧のシフト量を
回路全体に渡つて均一化することにより、放射線
照射後もセンスアンプの対称性を維持でき安定で
高感度な動作を行なえる耐放射線性に優れたセン
スアンプ回路を提供することである。
もので、その目的とするところは、放射線による
MOSトランジスタのしきい値電圧のシフト量を
回路全体に渡つて均一化することにより、放射線
照射後もセンスアンプの対称性を維持でき安定で
高感度な動作を行なえる耐放射線性に優れたセン
スアンプ回路を提供することである。
すなわち、この発明においては、放射線の照射
によるMOSトランジスタのしきい値電圧のシフ
ト量を回路全体に渡つて均一化することにより回
路の対称性を維持するために、一端から入力信号
あるいは基準電圧が供給されバツクゲートが接地
された第１導電形で一対の入力用第１、第2MOS
トランジスタを設け、この第１、第2MOSトラン
ジスタのゲートに電位発生手段によつて発生した
所定電位を印加して導通設定し、上記第１、第
2MOSトランジスタの他端に電位供給手段によつ
てそれぞれ選択的に電流を供給して、上記第１あ
るいは第2MOSトランジスタの他端から出力を得
るように構成したものである。
によるMOSトランジスタのしきい値電圧のシフ
ト量を回路全体に渡つて均一化することにより回
路の対称性を維持するために、一端から入力信号
あるいは基準電圧が供給されバツクゲートが接地
された第１導電形で一対の入力用第１、第2MOS
トランジスタを設け、この第１、第2MOSトラン
ジスタのゲートに電位発生手段によつて発生した
所定電位を印加して導通設定し、上記第１、第
2MOSトランジスタの他端に電位供給手段によつ
てそれぞれ選択的に電流を供給して、上記第１あ
るいは第2MOSトランジスタの他端から出力を得
るように構成したものである。
以下、この発明の一実施例について第３図を参
照して説明する。すなわち、一端が信号入力端子
１２あるいは基準電圧Vrefの印加端子１３に接続
されバツクゲートが接地された第１導電形（Ｎチ
ヤネル形）で一対の入力用第１、第2MOSトラン
ジスタQ6，Q7を設け、これらトランジスタQ6，
Q7のゲートに図示しない電位発生手段によつて
発生した所定電位VRを印加して導通設定する。
また、上記トランジスタQ6，Q7の他端と電源電
圧VCCが印加される電源端子１１との間にはそれ
ぞれ電流供給手段として働く第２導電形（Ｐチヤ
ネル形）の第３、第4MOSトランジスタQ8，Q9
を挿接する。上記トランジスタQ8，Q9のゲート
は共通接続してトランジスタQ9とQ7との接続点
に接続し、バツクゲートはそれぞれ電源端子１１
に接続する。そして、トランジスタQ6とQ8との
接続点から入力信号DINと基準電圧Vrefとの比較
出力OUTを得るようにして成る。なお、電位発
生手段の出力電位VRはトランジスタQ6，Q7のし
きい値電圧VTH6，VTH7より大きく、電源電圧VCC
より小さく、且つ電位VRは基準電圧Vrefより大き
い、つまり次式(1)、(2)に示すような関係を有す
る。
照して説明する。すなわち、一端が信号入力端子
１２あるいは基準電圧Vrefの印加端子１３に接続
されバツクゲートが接地された第１導電形（Ｎチ
ヤネル形）で一対の入力用第１、第2MOSトラン
ジスタQ6，Q7を設け、これらトランジスタQ6，
Q7のゲートに図示しない電位発生手段によつて
発生した所定電位VRを印加して導通設定する。
また、上記トランジスタQ6，Q7の他端と電源電
圧VCCが印加される電源端子１１との間にはそれ
ぞれ電流供給手段として働く第２導電形（Ｐチヤ
ネル形）の第３、第4MOSトランジスタQ8，Q9
を挿接する。上記トランジスタQ8，Q9のゲート
は共通接続してトランジスタQ9とQ7との接続点
に接続し、バツクゲートはそれぞれ電源端子１１
に接続する。そして、トランジスタQ6とQ8との
接続点から入力信号DINと基準電圧Vrefとの比較
出力OUTを得るようにして成る。なお、電位発
生手段の出力電位VRはトランジスタQ6，Q7のし
きい値電圧VTH6，VTH7より大きく、電源電圧VCC
より小さく、且つ電位VRは基準電圧Vrefより大き
い、つまり次式(1)、(2)に示すような関係を有す
る。
VTH6、VTH7＜VR＜VCC ……(1)
Vref＜VR＜VCC ……(2)
次に、上記のような構成において動作を説明す
る。今、入力信号DINの電位VDを0V、基準電圧
Vrefを1.0V、トランジスタQ6，Q7のしきい値電
圧VTH6，VTH7をそれぞれ0.5V、電位発生手段の出
力電圧VRを3.0Vとする。このとき、トランジス
タQ6，Q7はオン状態であり、トランジスタQ9と
Q7との接続点N1の電位は、トランジスタQ7，Q9
の導通抵抗、基準電圧Vrefおよび電源電圧VCCに
よつて決定される基準電圧Vrefと電源電圧VCCと
の間の所定電位（１〜1.5V）となり、出力信号
OUTはほぼ入力信号電位VD（0V）つまり“Ｌ”
レベルとなる。一方、入力信号電位VDがVRから
トランジスタQ6のしきい値電圧を引いた電圧を
越えるとトランジスタQ6はオフ状態となり、ト
ランジスタQ7はオン状態が維持される。従つて、
接続点N1は前記所定電位が維持され、出力信号
OUTは電源電圧VCC（“Ｈ”レベル）となる。
る。今、入力信号DINの電位VDを0V、基準電圧
Vrefを1.0V、トランジスタQ6，Q7のしきい値電
圧VTH6，VTH7をそれぞれ0.5V、電位発生手段の出
力電圧VRを3.0Vとする。このとき、トランジス
タQ6，Q7はオン状態であり、トランジスタQ9と
Q7との接続点N1の電位は、トランジスタQ7，Q9
の導通抵抗、基準電圧Vrefおよび電源電圧VCCに
よつて決定される基準電圧Vrefと電源電圧VCCと
の間の所定電位（１〜1.5V）となり、出力信号
OUTはほぼ入力信号電位VD（0V）つまり“Ｌ”
レベルとなる。一方、入力信号電位VDがVRから
トランジスタQ6のしきい値電圧を引いた電圧を
越えるとトランジスタQ6はオフ状態となり、ト
ランジスタQ7はオン状態が維持される。従つて、
接続点N1は前記所定電位が維持され、出力信号
OUTは電源電圧VCC（“Ｈ”レベル）となる。
このような構成によれば、Ｎチヤネル形の
MOSトランジスタQ6，Q7およびＰチヤネル形の
MOSトランジスタQ8，Q9のゲートとバツクゲー
ト間の電圧は、同一導電形の間では同じであり、
たとえ放射線が照射されてしきい値電圧が変化し
てもセンスアンプの対称性が失なわれることはな
く、安定で高感度な動作を行なえる。
MOSトランジスタQ6，Q7およびＰチヤネル形の
MOSトランジスタQ8，Q9のゲートとバツクゲー
ト間の電圧は、同一導電形の間では同じであり、
たとえ放射線が照射されてしきい値電圧が変化し
てもセンスアンプの対称性が失なわれることはな
く、安定で高感度な動作を行なえる。
なお、上記実施例ではトランジスタQ6，Q7の
一端にそれぞれ入力信号DINおよび基準電圧Vref
を供給したが、これらトランジスタQ6，Q7の一
端にそれぞれ差動入力信号DIN，INを供給しても
良い。この場合の動作を、入力信号DINの電位VD
＝1.5V、入力信号INの電位ＶD＝2.5V、VR＝
3V、VTH6＝VTH7＝0.8Vとして説明する。このと
き、トランジスタQ6はオン状態、Q7はオフ状態
となり、接続点N1は“Ｈ”レベル（VCC−｜VTH9
｜）となつて、トランジスタQ9の導通抵抗を高
くする。これによつて出力信号OUTは入力信号
電圧VD（1.5V）とほぼ等しくなる。一方、電位VD
＝2.5V、ＶD＝1.5Vとなると、トランジスタQ6が
オフ状態、Q7がオン状態に反転し、接続点N1は
ほぼ入力信号電圧ＶD（1.5V）となり、トランジ
スタQ8の導通抵抗が低下して出力信号OUTはほ
ぼVCCレベルとなる。
一端にそれぞれ入力信号DINおよび基準電圧Vref
を供給したが、これらトランジスタQ6，Q7の一
端にそれぞれ差動入力信号DIN，INを供給しても
良い。この場合の動作を、入力信号DINの電位VD
＝1.5V、入力信号INの電位ＶD＝2.5V、VR＝
3V、VTH6＝VTH7＝0.8Vとして説明する。このと
き、トランジスタQ6はオン状態、Q7はオフ状態
となり、接続点N1は“Ｈ”レベル（VCC−｜VTH9
｜）となつて、トランジスタQ9の導通抵抗を高
くする。これによつて出力信号OUTは入力信号
電圧VD（1.5V）とほぼ等しくなる。一方、電位VD
＝2.5V、ＶD＝1.5Vとなると、トランジスタQ6が
オフ状態、Q7がオン状態に反転し、接続点N1は
ほぼ入力信号電圧ＶD（1.5V）となり、トランジ
スタQ8の導通抵抗が低下して出力信号OUTはほ
ぼVCCレベルとなる。
第４図は、この発明の他の実施例を示すもの
で、前記第３図におけるトランジスタQ8，Q9の
ゲートをそれぞれ、トランジスタQ7とQ9との接
続点N1およびトランジスタQ8とQ6との接続点N2
に交差接続したものである。図において、前記第
３図と同一構成部には同じ符号を付してその説明
は省略する。上記のような構成において、入力信
号電圧VDは基準電圧Vrefより低い場合は、トラン
ジスタQ6，Q7はともにオン状態であり、出力信
号OUTは入力信号電圧VDとほぼ同じ電位
（“Ｌ”レベル）となる。このとき、出力信号
OUTの“Ｌ”レベルによつてトランジスタQ9の
導通抵抗が低下し、接続点N1は“Ｈ”レベルと
なり、N1の“Ｈ”レベルによつてトランジスタ
Q8の導通抵抗が高くなる。一方、入力信号電圧
VDが基準電圧Vrefより高くなると、トランジスタ
Q6はオフ状態となり、トランジスタQ7はオン状
態が維持される。従つて、接続点N1はVrefとな
り、出力信号OUTはVCC（“Ｈ”レベル）となる。
で、前記第３図におけるトランジスタQ8，Q9の
ゲートをそれぞれ、トランジスタQ7とQ9との接
続点N1およびトランジスタQ8とQ6との接続点N2
に交差接続したものである。図において、前記第
３図と同一構成部には同じ符号を付してその説明
は省略する。上記のような構成において、入力信
号電圧VDは基準電圧Vrefより低い場合は、トラン
ジスタQ6，Q7はともにオン状態であり、出力信
号OUTは入力信号電圧VDとほぼ同じ電位
（“Ｌ”レベル）となる。このとき、出力信号
OUTの“Ｌ”レベルによつてトランジスタQ9の
導通抵抗が低下し、接続点N1は“Ｈ”レベルと
なり、N1の“Ｈ”レベルによつてトランジスタ
Q8の導通抵抗が高くなる。一方、入力信号電圧
VDが基準電圧Vrefより高くなると、トランジスタ
Q6はオフ状態となり、トランジスタQ7はオン状
態が維持される。従つて、接続点N1はVrefとな
り、出力信号OUTはVCC（“Ｈ”レベル）となる。
このような構成においては、Ｐチヤネル形の
MOSトランジスタQ8，Q9は、ゲートに印加され
る電圧が異なるため、このトランジスタQ8，Q9
の放射線照射によるしきい値電圧の変化量は異な
り、センス回路の対称性が多少失なわれるが、前
記第１図の回路に比べてその程度は少ない。これ
は、Ｐチヤネル形MOSトランジスタQ8，Q9のバ
イアス条件は、ゲート電圧が常にバツクゲート電
圧より低いために放射線によるしきい値電圧のシ
フト量がＮチヤネル形よりＰチヤネル形の方が小
さいためであり、Ｎチヤネル形MOSトランジス
タQ6，Q7のしきい値電圧の変化量がより敏感に
センス感度に影響を与えるためである。
MOSトランジスタQ8，Q9は、ゲートに印加され
る電圧が異なるため、このトランジスタQ8，Q9
の放射線照射によるしきい値電圧の変化量は異な
り、センス回路の対称性が多少失なわれるが、前
記第１図の回路に比べてその程度は少ない。これ
は、Ｐチヤネル形MOSトランジスタQ8，Q9のバ
イアス条件は、ゲート電圧が常にバツクゲート電
圧より低いために放射線によるしきい値電圧のシ
フト量がＮチヤネル形よりＰチヤネル形の方が小
さいためであり、Ｎチヤネル形MOSトランジス
タQ6，Q7のしきい値電圧の変化量がより敏感に
センス感度に影響を与えるためである。
以上説明したようにこの発明によれば、放射線
によるMOSトランジスタのしきい値電圧のシフ
ト量を回路全体に渡つて均一化できるので、放射
線照射後もセンスアンプの対称性を維持でき安定
で高感度な動作を行なえる耐放射線性に優れたセ
ンスアンプ回路が得られる。
によるMOSトランジスタのしきい値電圧のシフ
ト量を回路全体に渡つて均一化できるので、放射
線照射後もセンスアンプの対称性を維持でき安定
で高感度な動作を行なえる耐放射線性に優れたセ
ンスアンプ回路が得られる。
第１図および第２図はそれぞれ従来のセンスア
ンプ回路を説明するための図、第３図はこの発明
の一実施例に係るセンスアンプ回路を示す図、第
４図はこの発明の他の実施例を説明するための回
路図である。 VR……第１電位供給源、１２……信号入力端
子、DIN……入力信号、１３……基準電圧端子、
Vref……基準電圧、Q6，Q7……第１、第２トラ
ンジスタ、１１……電源端子、VCC……電源、
Q8，Q9……第３、第４トランジスタ、OUT……
出力信号。
ンプ回路を説明するための図、第３図はこの発明
の一実施例に係るセンスアンプ回路を示す図、第
４図はこの発明の他の実施例を説明するための回
路図である。 VR……第１電位供給源、１２……信号入力端
子、DIN……入力信号、１３……基準電圧端子、
Vref……基準電圧、Q6，Q7……第１、第２トラ
ンジスタ、１１……電源端子、VCC……電源、
Q8，Q9……第３、第４トランジスタ、OUT……
出力信号。
Claims (1)
- 【特許請求の範囲】 １ 一端から入力信号あるいは基準電圧がそれぞ
れ供給されバツクゲートが接地された第１導電形
の一対の入力用第１、第2MOSトランジスタと、
この第１、第2MOSトランジスタのゲートに所定
電位を印加して導通設定する電位発生手段と、上
記第１、第2MOSトランジスタの他端にそれぞれ
選択的に電流を供給する電流供給手段とを具備
し、上記第１あるいは第2MOSトランジスタの他
端から出力を得る如く構成したことを特徴とする
センスアンプ回路。 ２ 上記電流供給手段は、上記一対の入力用第
１、第2MOSトランジスタの他端と電源間にそれ
ぞれ挿接される第２導電形の第３、第4MOSトラ
ンジスタを備え、これら第３、第4MOSトランジ
スタのゲートは共通接続されて第１、第3MOSト
ランジスタの接続点あるいは第２、第4MOSトラ
ンジスタの接続点の一方に接続され、バツクゲー
トがそれぞれ電源に接続されて成ることを特徴と
する特許請求の範囲第１項記載のセンスアンプ回
路。 ３ 上記電流供給手段は、上記一対の入力用第
１、第2MOSトランジスタの他端と電源間にそれ
ぞれ挿接される第２導電形の第３、第4MOSトラ
ンジスタを備え、上記第3MOSトランジスタのゲ
ートは第２、第4MOSトランジスタの接続点に接
続され、上記第4MOSトランジスタのゲートは第
１、第3MOSトランジスタの接続点に接続され、
バツクゲートがそれぞれ電源に接続されて成るこ
とを特徴とする特許請求の範囲第１項記載のセン
スアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160263A JPS6052996A (ja) | 1983-09-02 | 1983-09-02 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160263A JPS6052996A (ja) | 1983-09-02 | 1983-09-02 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052996A JPS6052996A (ja) | 1985-03-26 |
| JPH0159679B2 true JPH0159679B2 (ja) | 1989-12-19 |
Family
ID=15711218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160263A Granted JPS6052996A (ja) | 1983-09-02 | 1983-09-02 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052996A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4713797A (en) * | 1985-11-25 | 1987-12-15 | Motorola Inc. | Current mirror sense amplifier for a non-volatile memory |
-
1983
- 1983-09-02 JP JP58160263A patent/JPS6052996A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6052996A (ja) | 1985-03-26 |
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