JPH0160862B2 - - Google Patents
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- JPH0160862B2 JPH0160862B2 JP10650881A JP10650881A JPH0160862B2 JP H0160862 B2 JPH0160862 B2 JP H0160862B2 JP 10650881 A JP10650881 A JP 10650881A JP 10650881 A JP10650881 A JP 10650881A JP H0160862 B2 JPH0160862 B2 JP H0160862B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明はデータ転送方式、具体的にはデータレ
ートの異る装置間のデータ転送において有用なデ
ータ転送方式に関する。 最近、LSI（大規模集積回路）、マイクロコンピ
ユータの発達によりシステムの価格が非常に低下
してきている。このため、安価なマイクロプロセ
ツサを機能的に割りあて及び接続を行い、それを
系統的に動作させる方式が考えられている。即
ち、演算制御乃至入出力制御に専用のマイクロプ
ロセツサを用い、そのソフトウエア命令により装
置特有のやりとりを行うものである。従つてこれ
ら複数のマイクロプロセツサ間の結合ならびに動
作を調整する必要がある。 本発明は上記要望に鑑みてなされたものであ
り、高速プロセツサと比較的低速な周辺装置間の
データ転送において、ある程度のインテリジエン
シイを持たしたバツフア装置を使用することによ
り、両装置間のデータレート差を調整（処理速度
の差を吸収する）するデータ転送方式を提供する
ことを目的とする。 一方、２つの装置が同じデータレートで動作で
きるとしても、双方が常に同期して動作できると
は限らない。従つて本発明の他の目的はこの様な
場合においても同様に必要となるデータのバツフ
アリング機能を持ち、効率の良い処理を行い得る
データ転送方式を提供することにある。 本発明の特徴は、FIFO（First―in―First―
out）としては比較的大きな容量を持つ、例えば
128バイト×８ビツトFIFO型のバツフアメモリを
使用することにより、２装置間のデータ転送にお
いて前記装置各々の速度で読出し／書込みを同時
に行えることにある。これによりシステムのスル
ープツトを向上させることにある。例えば高速デ
ータ転送を行うDMA装置は高速ブロツク転送を
実行して上記FIFOバツフアをFULLの状態とし、
このFIFOバツフアより比較的低速な周辺装置が
同装置の有するデータレートで読出せることを意
味する。 以下、図面を使用して本発明に関し詳細に説明
する。 第１図は本発明が実現されるデータ転送装置の
実施例を示す。図において、１００は本発明の特
徴であるFIFOバツフアコントロール回路（以下、
FIFCと称する）である。このFIFC１００はフロ
ツピーデイスク装置の専用プロセツサであるフロ
ツピーデイスクコントローラ（以下、FDC２０
０と称する）と、主記憶装置（図示せず）との間
で高速データ転送を行うDMA装置（以下、
DMA３００と称する）の間に接続される。各ブ
ロツク（１００，２００，３００）間の転送は後
述する如く従来より周知の２線式ハンドシエイク
によりなされるものとする。図中、DRQはFIFC
１００からDMA３００に対し発せられるデータ
要求信号、DACKは前記DRQ信号に対し、DMA
３００から発せられるアクノリツジ信号である。
又、HRQはDMA３００よりCPU（図示せず）に
対し発せられるホールド要求信号、CACKはこれ
に対しCPUより得られるアクノリツジ信号であ
る。このホールド要求により、CPUの持つバス
はフローテイング状態となり、この間DMA３０
０か前記バスを占有できるものである。 一方、DATはFIFC１００とFDC２００間の８
ビツトデータ転送バス、FDRQはFDC２００か
らFIFC１００に対し発せられるデータ要求信号、
FACKは前記FDRQ信号に対しFIOC１００から
発せられるアクノリツジ信号である。又、SWD
はフロツピーデイスク装置（図示せず）に対し発
せられるシリアルライトデータ、SRDはフロツ
ピーデイスク装置から得られるシリアルリードデ
ータである。 第２図は第１図におけるFIFCの内部構成を示
す回路図である。図により明らかな如く、FIFO
１００は主にWRITEバツフア用に設けられる
FIFOバツフア１１、READバツフア用として設
けられるFIFOバツフア１２、８ビツト並列双方
向バスドライバ１３、FIFOレングスカウンタ１
４、モード設定フリツプフロツプ１５，１６、各
種ゲートならびにフリツプフロツプ（以降、ゲー
ト群１７，１８，１９と称する）から成る。前記
双方向バスドライバ１３のデータ入力端子DIに
は前記FIFOバツフア１１のデータ出力Ｑが供給
される。データ出力端子Ｏは前記FIFOバツフア
１２のデータ入力端子Ｄに接続されている。そし
て該双方向バスドライバ１３のCS（チツプセレク
ト）入力として後述するモードフリツプフロツプ
１５，１６の出力の論理和出力が、又、データ
の流れを制御するDIEN入力にはモードフリツプ
フロツプ１５の出力が供給されている。ところ
で、前記FIFOレングスカウンタ１４には、ソフ
トウエアによりデータ転送長が設定される。該
FIFOレングスカウンタ１４はデータ転送がなさ
れる毎に減カウントされ、ある値（例えば“０”）
となつたときにFDC２００に対しデータ転送終
了指示TCを与える。又、モードフリツプフロツ
プ１５，１６のそれぞれには同じくソフトウエア
により、書込みモードWRITE、読出しモード
READのいずれかが設定される。これらフリツ
プフロツプ１５，１６のＱ出力はそれぞれゲート
群１７、ゲート群１８へ、そして出力はゲート
群１９へ供給される。又、フリツプフロツプ１５
の出力は前記双方向バスドライバ１３のDIEN
端子に供給されている。 一方、FIFOバツフア１１，１２における入力
及び出力は非同期に動作を行い、インプツトレデ
イ（以下、IRと称する）信号がアクテイブの時、
シフトイン（以下、SIと称する）信号により第１
バイトロケーシヨンに入力される。このとき、第
２バイトロケーシヨンが空であると、データは第
２バイトロケーシヨンに転送される。データが最
終バイトロケーシヨン（第128バイト）に転送さ
れるとアウトプツトレデイ（以下、ORと称す
る）信号がアクテイブとなり、シフトアウトSO
信号により出力されるものである。尚、各種信号
線のうち、本発明動作に関係するもののみ動作の
欄にて定義する。 以下、本発明の動作につき詳細に説明するが、
その前に本発明ににおいて使用されるフアームウ
エアの運用法につき簡単に記しておく。 まず、FIFOバツフア１１，１２の内容をリセ
ツトした後、DMA３００に対し、アドレス・レ
ングスならびに動作モードをセツトする。次に
FDC２に対しコマンドをセツトし、FIFOレング
ス及びFIOC１００の動作モードをそれぞれFIFO
レングスカウンタ１４、フリツプフロツプ１５，
１６にセツトすることにより、以後２線式ハンド
シエイクの制御手順に従いデータ転送がなされ
る。FIFOレングスカウンタ１４の示す値が“０”
になると、FDC２００に対しTC（Terminal
Count）信号が出力され、FDC２００より割込み
信号が発せられることにより、フアームウエアに
対し割り込む。フアームウエアは前記モードフリ
ツプフロツプ１５，１６の内容をリセツトした
後、FDC２００に対し、リザルト処理を行う。 以下、本発明の動作につき書込みシーケンス、
読出しシーケンスに分けて説明する。本発明に係
わる信号名の定義も合わせて説明を行う。 書込みシーケンスから先に説明する。FIFOバ
ツフア１１のIRがアクテイブとなることにより、
モードフリツプフロツプ１５のＱ出力である
FFDWM信号との条件が成立し、このことによ
りDRQ信号がDMA３００に対し出力される。
DMA３はCPUに対しHOLD要求を発することに
よりバスの使用権を得ると主記憶からデータを読
出しデータラインDDATにデータを送り出す。
同時に同期信号DMSYNがアクテイブとなり、
前記DDAT上のデータがFIFOバツフア１１へ入
力される。FIFOバツフア１１の第１バイトロケ
ーシヨンに転送されたデータは最終バイトロケー
シヨンへと順次移動される。以後、上記手順に従
い、DMA３００は主記憶からデータを読出し、
FIFOバツフア１１へのデータ転送を繰返す。 FIFOバツフア１１内において、最終バイトロ
ケーシヨンにデータが移動すると、OR出力であ
るDWBOR信号がアクテイブとなり、この時、
FDC２００からFDRQ信号（アクテイブ）が到
来すればゲート条件が成立し、シフトアウト信号
DWBSOがFIFOバツフア１１のSO端子に供給さ
れる。このDWBSO信号が入力されるとFIFOバ
ツフア１１の第128バイトロケーシヨンのデータ
がデータバスFDATに出力される。このFDAT
上のデータは双方向バスドライバ１３を介してデ
ータバスDATへ出力される。このとき、双方向
バスドライバ１３のCS，DIENに入力される信号
により転送方向が決定されるが、この場合モード
フリツプフロツプ１５，１６がWRITEを指示し
ているため、FDC２に対しデータの書込みが行
なわれる。 尚、FIFOバツフア１１のシフトアウト信号
DWBSO及び後述するFIFOバツフア１２のシフ
トイン信号DRBSIはCPUの基本クロツク｜Ｓ
CKCPUによりサンプリングされる。又、
DWBSO信号がFDC２００への書込み信号とな
る。このとき、FDC２００から発せられる
FDRQ信号に対し許可の表示を行うFACK信号も
アクテイブとなる。 以後、FDC２００からのデータ要求FDRQが
到来するためにFIFOバツフア１１のシフトアウ
ト信号DWBSOがアクテイブとなつてFDC２０
０への書込みデータが出力される。 次に読出しシーケンスにつき説明を行う。読出
しはモードフリツプフロツプ１６のＱ出力が有効
になる他は上記書込み動作とほぼ逆の動作を行う
ため、詳細説明は省略する。読出し動作はFDC
２００からデータ要求FDRQが到来する毎に
FIFOデータ１２のIRがアクテイブとなつていた
場合に限り、DRBSI信号がアクテイブとなつて、
このFIFOバツフア１２へデータが入力されてい
く。FIFOバツフア１２のORがアクテイブにな
るとDMA３００に対しデータリクエスト（DRQ
信号）を発する。DMA３００から得られる
DACK信号により、論理積条件が成立しシフト
アウト信号DRBSOがアクテイブとなる。このこ
とによりDMA３００とのデータ転送が行なわれ
る。このデータ転送はFDC２００からのデータ
リクエストとは非同期に行なわれる。 ところで上記読出し／書込み動作の終了は
FIFOレングスカウンタ１４のボロー信号（Ｂ端
子より出力されるTC信号）がアクテイブとなり、
FDC２００に対しTC（Terminal Count）信号を
供給することによりなされる。各々の動作におい
て、FIFOバツフア１１，１２の入出力は非同期
に動作するため、データレートの遅い装置、即ち
本発明実施例においてはFDC２００側にて実行
バイト数の認識が必要となる。FIFOレングスカ
ウンタ１４には読出し／書込み動作開始時、フア
ームウエアによりDMA３００の転送レングスと
同じ値が設定される。このFIFOレングスカウン
タ１４の更新（−１）は、書込み動作時において
FIFOバツフア１１のシフトアウト信号DWBSO
がアクテイブとなるタイミングで、又、読出し動
作時においてFIFOバツフア１２のシフトイン信
号DRBSIがアクテイブとなるタイミングで行な
われる。 以上説明の如く本発明によれば以下に列挙する
効果を得ることができる。 (1) ２線式ハンドシエイクでデータ転送が管管で
き、異なつた速度で動作する装置間のデータ転
送が有効に実現できる。 (2) DMA装置により、本発明が実現される装置
FIFCと主記憶との間のデータ転送は各マシン
サイクル毎に行なえ、入出力装置からデータを
読込みその後主記憶へ書込まなければならない
といつた効率の悪い転送シーケンスを解消でき
る。 (3) DMA装置がメモリアドレスと読出し／書込
み情報を供給し、本装置FIFCがデータの送受
信を行うことで、両側でDMA転送を同時に行
なえる。この方式によれば、主記憶との読出
し／書込みのデータ転送はバスのほぼ最高の帯
域で行なえる。これは入出力装置との交信が、
バスを占有する時間を減少させることを意味
し、システムのスループツト向上の要因ともな
る。 尚、本発明実施例によれば高速ブロツク転送を
行うDMAと低速の入出力装置とのデータ転送に
ついてのみ述べたが、DMA―DMA間あるいは
入出力装置同志のデータ転送にも応用できる。前
者の場合、前述したFIFOレングスカウンタは不
要となり、後者の場合、双方の入出力装置のデー
タ転送長を認識する２個のFIFOレングスカウン
タが必要となる。
ートの異る装置間のデータ転送において有用なデ
ータ転送方式に関する。 最近、LSI（大規模集積回路）、マイクロコンピ
ユータの発達によりシステムの価格が非常に低下
してきている。このため、安価なマイクロプロセ
ツサを機能的に割りあて及び接続を行い、それを
系統的に動作させる方式が考えられている。即
ち、演算制御乃至入出力制御に専用のマイクロプ
ロセツサを用い、そのソフトウエア命令により装
置特有のやりとりを行うものである。従つてこれ
ら複数のマイクロプロセツサ間の結合ならびに動
作を調整する必要がある。 本発明は上記要望に鑑みてなされたものであ
り、高速プロセツサと比較的低速な周辺装置間の
データ転送において、ある程度のインテリジエン
シイを持たしたバツフア装置を使用することによ
り、両装置間のデータレート差を調整（処理速度
の差を吸収する）するデータ転送方式を提供する
ことを目的とする。 一方、２つの装置が同じデータレートで動作で
きるとしても、双方が常に同期して動作できると
は限らない。従つて本発明の他の目的はこの様な
場合においても同様に必要となるデータのバツフ
アリング機能を持ち、効率の良い処理を行い得る
データ転送方式を提供することにある。 本発明の特徴は、FIFO（First―in―First―
out）としては比較的大きな容量を持つ、例えば
128バイト×８ビツトFIFO型のバツフアメモリを
使用することにより、２装置間のデータ転送にお
いて前記装置各々の速度で読出し／書込みを同時
に行えることにある。これによりシステムのスル
ープツトを向上させることにある。例えば高速デ
ータ転送を行うDMA装置は高速ブロツク転送を
実行して上記FIFOバツフアをFULLの状態とし、
このFIFOバツフアより比較的低速な周辺装置が
同装置の有するデータレートで読出せることを意
味する。 以下、図面を使用して本発明に関し詳細に説明
する。 第１図は本発明が実現されるデータ転送装置の
実施例を示す。図において、１００は本発明の特
徴であるFIFOバツフアコントロール回路（以下、
FIFCと称する）である。このFIFC１００はフロ
ツピーデイスク装置の専用プロセツサであるフロ
ツピーデイスクコントローラ（以下、FDC２０
０と称する）と、主記憶装置（図示せず）との間
で高速データ転送を行うDMA装置（以下、
DMA３００と称する）の間に接続される。各ブ
ロツク（１００，２００，３００）間の転送は後
述する如く従来より周知の２線式ハンドシエイク
によりなされるものとする。図中、DRQはFIFC
１００からDMA３００に対し発せられるデータ
要求信号、DACKは前記DRQ信号に対し、DMA
３００から発せられるアクノリツジ信号である。
又、HRQはDMA３００よりCPU（図示せず）に
対し発せられるホールド要求信号、CACKはこれ
に対しCPUより得られるアクノリツジ信号であ
る。このホールド要求により、CPUの持つバス
はフローテイング状態となり、この間DMA３０
０か前記バスを占有できるものである。 一方、DATはFIFC１００とFDC２００間の８
ビツトデータ転送バス、FDRQはFDC２００か
らFIFC１００に対し発せられるデータ要求信号、
FACKは前記FDRQ信号に対しFIOC１００から
発せられるアクノリツジ信号である。又、SWD
はフロツピーデイスク装置（図示せず）に対し発
せられるシリアルライトデータ、SRDはフロツ
ピーデイスク装置から得られるシリアルリードデ
ータである。 第２図は第１図におけるFIFCの内部構成を示
す回路図である。図により明らかな如く、FIFO
１００は主にWRITEバツフア用に設けられる
FIFOバツフア１１、READバツフア用として設
けられるFIFOバツフア１２、８ビツト並列双方
向バスドライバ１３、FIFOレングスカウンタ１
４、モード設定フリツプフロツプ１５，１６、各
種ゲートならびにフリツプフロツプ（以降、ゲー
ト群１７，１８，１９と称する）から成る。前記
双方向バスドライバ１３のデータ入力端子DIに
は前記FIFOバツフア１１のデータ出力Ｑが供給
される。データ出力端子Ｏは前記FIFOバツフア
１２のデータ入力端子Ｄに接続されている。そし
て該双方向バスドライバ１３のCS（チツプセレク
ト）入力として後述するモードフリツプフロツプ
１５，１６の出力の論理和出力が、又、データ
の流れを制御するDIEN入力にはモードフリツプ
フロツプ１５の出力が供給されている。ところ
で、前記FIFOレングスカウンタ１４には、ソフ
トウエアによりデータ転送長が設定される。該
FIFOレングスカウンタ１４はデータ転送がなさ
れる毎に減カウントされ、ある値（例えば“０”）
となつたときにFDC２００に対しデータ転送終
了指示TCを与える。又、モードフリツプフロツ
プ１５，１６のそれぞれには同じくソフトウエア
により、書込みモードWRITE、読出しモード
READのいずれかが設定される。これらフリツ
プフロツプ１５，１６のＱ出力はそれぞれゲート
群１７、ゲート群１８へ、そして出力はゲート
群１９へ供給される。又、フリツプフロツプ１５
の出力は前記双方向バスドライバ１３のDIEN
端子に供給されている。 一方、FIFOバツフア１１，１２における入力
及び出力は非同期に動作を行い、インプツトレデ
イ（以下、IRと称する）信号がアクテイブの時、
シフトイン（以下、SIと称する）信号により第１
バイトロケーシヨンに入力される。このとき、第
２バイトロケーシヨンが空であると、データは第
２バイトロケーシヨンに転送される。データが最
終バイトロケーシヨン（第128バイト）に転送さ
れるとアウトプツトレデイ（以下、ORと称す
る）信号がアクテイブとなり、シフトアウトSO
信号により出力されるものである。尚、各種信号
線のうち、本発明動作に関係するもののみ動作の
欄にて定義する。 以下、本発明の動作につき詳細に説明するが、
その前に本発明ににおいて使用されるフアームウ
エアの運用法につき簡単に記しておく。 まず、FIFOバツフア１１，１２の内容をリセ
ツトした後、DMA３００に対し、アドレス・レ
ングスならびに動作モードをセツトする。次に
FDC２に対しコマンドをセツトし、FIFOレング
ス及びFIOC１００の動作モードをそれぞれFIFO
レングスカウンタ１４、フリツプフロツプ１５，
１６にセツトすることにより、以後２線式ハンド
シエイクの制御手順に従いデータ転送がなされ
る。FIFOレングスカウンタ１４の示す値が“０”
になると、FDC２００に対しTC（Terminal
Count）信号が出力され、FDC２００より割込み
信号が発せられることにより、フアームウエアに
対し割り込む。フアームウエアは前記モードフリ
ツプフロツプ１５，１６の内容をリセツトした
後、FDC２００に対し、リザルト処理を行う。 以下、本発明の動作につき書込みシーケンス、
読出しシーケンスに分けて説明する。本発明に係
わる信号名の定義も合わせて説明を行う。 書込みシーケンスから先に説明する。FIFOバ
ツフア１１のIRがアクテイブとなることにより、
モードフリツプフロツプ１５のＱ出力である
FFDWM信号との条件が成立し、このことによ
りDRQ信号がDMA３００に対し出力される。
DMA３はCPUに対しHOLD要求を発することに
よりバスの使用権を得ると主記憶からデータを読
出しデータラインDDATにデータを送り出す。
同時に同期信号DMSYNがアクテイブとなり、
前記DDAT上のデータがFIFOバツフア１１へ入
力される。FIFOバツフア１１の第１バイトロケ
ーシヨンに転送されたデータは最終バイトロケー
シヨンへと順次移動される。以後、上記手順に従
い、DMA３００は主記憶からデータを読出し、
FIFOバツフア１１へのデータ転送を繰返す。 FIFOバツフア１１内において、最終バイトロ
ケーシヨンにデータが移動すると、OR出力であ
るDWBOR信号がアクテイブとなり、この時、
FDC２００からFDRQ信号（アクテイブ）が到
来すればゲート条件が成立し、シフトアウト信号
DWBSOがFIFOバツフア１１のSO端子に供給さ
れる。このDWBSO信号が入力されるとFIFOバ
ツフア１１の第128バイトロケーシヨンのデータ
がデータバスFDATに出力される。このFDAT
上のデータは双方向バスドライバ１３を介してデ
ータバスDATへ出力される。このとき、双方向
バスドライバ１３のCS，DIENに入力される信号
により転送方向が決定されるが、この場合モード
フリツプフロツプ１５，１６がWRITEを指示し
ているため、FDC２に対しデータの書込みが行
なわれる。 尚、FIFOバツフア１１のシフトアウト信号
DWBSO及び後述するFIFOバツフア１２のシフ
トイン信号DRBSIはCPUの基本クロツク｜Ｓ
CKCPUによりサンプリングされる。又、
DWBSO信号がFDC２００への書込み信号とな
る。このとき、FDC２００から発せられる
FDRQ信号に対し許可の表示を行うFACK信号も
アクテイブとなる。 以後、FDC２００からのデータ要求FDRQが
到来するためにFIFOバツフア１１のシフトアウ
ト信号DWBSOがアクテイブとなつてFDC２０
０への書込みデータが出力される。 次に読出しシーケンスにつき説明を行う。読出
しはモードフリツプフロツプ１６のＱ出力が有効
になる他は上記書込み動作とほぼ逆の動作を行う
ため、詳細説明は省略する。読出し動作はFDC
２００からデータ要求FDRQが到来する毎に
FIFOデータ１２のIRがアクテイブとなつていた
場合に限り、DRBSI信号がアクテイブとなつて、
このFIFOバツフア１２へデータが入力されてい
く。FIFOバツフア１２のORがアクテイブにな
るとDMA３００に対しデータリクエスト（DRQ
信号）を発する。DMA３００から得られる
DACK信号により、論理積条件が成立しシフト
アウト信号DRBSOがアクテイブとなる。このこ
とによりDMA３００とのデータ転送が行なわれ
る。このデータ転送はFDC２００からのデータ
リクエストとは非同期に行なわれる。 ところで上記読出し／書込み動作の終了は
FIFOレングスカウンタ１４のボロー信号（Ｂ端
子より出力されるTC信号）がアクテイブとなり、
FDC２００に対しTC（Terminal Count）信号を
供給することによりなされる。各々の動作におい
て、FIFOバツフア１１，１２の入出力は非同期
に動作するため、データレートの遅い装置、即ち
本発明実施例においてはFDC２００側にて実行
バイト数の認識が必要となる。FIFOレングスカ
ウンタ１４には読出し／書込み動作開始時、フア
ームウエアによりDMA３００の転送レングスと
同じ値が設定される。このFIFOレングスカウン
タ１４の更新（−１）は、書込み動作時において
FIFOバツフア１１のシフトアウト信号DWBSO
がアクテイブとなるタイミングで、又、読出し動
作時においてFIFOバツフア１２のシフトイン信
号DRBSIがアクテイブとなるタイミングで行な
われる。 以上説明の如く本発明によれば以下に列挙する
効果を得ることができる。 (1) ２線式ハンドシエイクでデータ転送が管管で
き、異なつた速度で動作する装置間のデータ転
送が有効に実現できる。 (2) DMA装置により、本発明が実現される装置
FIFCと主記憶との間のデータ転送は各マシン
サイクル毎に行なえ、入出力装置からデータを
読込みその後主記憶へ書込まなければならない
といつた効率の悪い転送シーケンスを解消でき
る。 (3) DMA装置がメモリアドレスと読出し／書込
み情報を供給し、本装置FIFCがデータの送受
信を行うことで、両側でDMA転送を同時に行
なえる。この方式によれば、主記憶との読出
し／書込みのデータ転送はバスのほぼ最高の帯
域で行なえる。これは入出力装置との交信が、
バスを占有する時間を減少させることを意味
し、システムのスループツト向上の要因ともな
る。 尚、本発明実施例によれば高速ブロツク転送を
行うDMAと低速の入出力装置とのデータ転送に
ついてのみ述べたが、DMA―DMA間あるいは
入出力装置同志のデータ転送にも応用できる。前
者の場合、前述したFIFOレングスカウンタは不
要となり、後者の場合、双方の入出力装置のデー
タ転送長を認識する２個のFIFOレングスカウン
タが必要となる。
第１図は本発明が実現されるデータ転送装置の
実施例を示すブロツク図、第２図は第１図におけ
るFIFOバツフアコントロール回路の内部構成を
示す回路図である。 １００…FIFOバツフアコントロール回路、２
００…フロツピーデイスクコントローラ、３００
…ダイレクトメモリアクセスコントローラ、１１
…書込用FIFOバツフア、１２…読出し用FIFOバ
ツフア、１３…双方向バスドライバ、１４…
FIFOレングスカウンタ、１５，１６…モードフ
リツプフロツプ、１７，１８，１９…ゲート群。
実施例を示すブロツク図、第２図は第１図におけ
るFIFOバツフアコントロール回路の内部構成を
示す回路図である。 １００…FIFOバツフアコントロール回路、２
００…フロツピーデイスクコントローラ、３００
…ダイレクトメモリアクセスコントローラ、１１
…書込用FIFOバツフア、１２…読出し用FIFOバ
ツフア、１３…双方向バスドライバ、１４…
FIFOレングスカウンタ、１５，１６…モードフ
リツプフロツプ、１７，１８，１９…ゲート群。
Claims (1)
- １ データレートの異る装置間のデータ転送をコ
ントロールする装置であつて、該装置は前記装置
間における転送データのバツフアリングのために
設けられる読出し／書込み用のそれぞれ独立した
FIFOバツフアメモリと、外部より動作モードが
設定される少くとも１個のフリツプフロツプと、
外部よりデータ転送長が設定され、以降読出し／
書込み動作が行なわれる毎に値が更新され、ある
値を示した時前記実行データ転送長を認識し得な
い一方の装置に対しデータ転送終了指示を与える
少くとも１個のFIFOレングスカウンタとを具備
し、前記フリツプフロツプの示す内容により、本
装置のデータ転送方向が定義され、前記FIFOレ
ングスカウンタがある値を示すまで転送データの
バツフアリングを行い、２線式ハンドシエイクに
より、前記装置間でデータ転送を実行することを
特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10650881A JPS588344A (ja) | 1981-07-08 | 1981-07-08 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10650881A JPS588344A (ja) | 1981-07-08 | 1981-07-08 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588344A JPS588344A (ja) | 1983-01-18 |
| JPH0160862B2 true JPH0160862B2 (ja) | 1989-12-26 |
Family
ID=14435362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10650881A Granted JPS588344A (ja) | 1981-07-08 | 1981-07-08 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588344A (ja) |
-
1981
- 1981-07-08 JP JP10650881A patent/JPS588344A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS588344A (ja) | 1983-01-18 |
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