JPS588344A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS588344A JPS588344A JP10650881A JP10650881A JPS588344A JP S588344 A JPS588344 A JP S588344A JP 10650881 A JP10650881 A JP 10650881A JP 10650881 A JP10650881 A JP 10650881A JP S588344 A JPS588344 A JP S588344A
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- fifo
- data
- data transfer
- signal
- transfer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ転送方式、具体的にはデータレートの異
る装置間のデー′夕転送において有用なデータ転送方式
に関する。
る装置間のデー′夕転送において有用なデータ転送方式
に関する。
最近、ＬＳＩ （大規模集積回路）、マイクロコン♂１
−夕の発達によりシステムの価格が非常に低下してきて
いる。この丸め、安価なマイクロｆａ竜、すを機能的に
割りあて及び接続を行 ・い、それを系統的に動作さ
せる方式が考えられている。即ち、演算制御乃至入出力
制御に専用のマイクａ ｆ ａセ、ｆを用い、そのソフ
トウェア命令により装置特有のやりとりを行うものであ
る。従ってヒれら複数のｉイクｇ＊ ｆ ａセッサ間の
結合ならびに動作を調整する必要がある。
−夕の発達によりシステムの価格が非常に低下してきて
いる。この丸め、安価なマイクロｆａ竜、すを機能的に
割りあて及び接続を行 ・い、それを系統的に動作さ
せる方式が考えられている。即ち、演算制御乃至入出力
制御に専用のマイクａ ｆ ａセ、ｆを用い、そのソフ
トウェア命令により装置特有のやりとりを行うものであ
る。従ってヒれら複数のｉイクｇ＊ ｆ ａセッサ間の
結合ならびに動作を調整する必要がある。
本発明は上記要望に鑑みてなされ九ものであり、高速ｆ
−セッナと比較的低速な周辺装置間のブール夕転送にお
いて、ある１１！度のインテリジエンシイ會持たし喪パ
、ファ装置を使用するヒとにより、同装置間のデータレ
ート差を調整（処理速度の差を吸収する）するデータ転
送方式を提供することを目的とする。
−セッナと比較的低速な周辺装置間のブール夕転送にお
いて、ある１１！度のインテリジエンシイ會持たし喪パ
、ファ装置を使用するヒとにより、同装置間のデータレ
ート差を調整（処理速度の差を吸収する）するデータ転
送方式を提供することを目的とする。
一方、２つの装置が同じデータレートで動作できるとし
ても、双方が常に同期して動作できるとは限らない、従
って本発明の他の目的はこの様な場合においても同様に
必要とな・るデータのパ、７アリンダ機能を持ち、効率
の良い処理を行い得るデータ転送方式を提供することに
ある。
ても、双方が常に同期して動作できるとは限らない、従
って本発明の他の目的はこの様な場合においても同様に
必要とな・るデータのパ、７アリンダ機能を持ち、効率
の良い処理を行い得るデータ転送方式を提供することに
ある。
本発明の特徴は、ＦＩＦＯ（Ｆｌｒｓｔ−１ｎ−Ｆｉｒ
ｓｔ−ｒａｔ）としては比較的大きな容量を持つ、例え
ば１２８バイト×８ビ、 ） ＦＩＦＣ型のパー７アメ
モリを使用することにより、２装置間のデータ転送にお
いて前記装置各々の速度で読出し／書込みを同時に行え
ることにあり、これによりシステムのスルーグツトを向
上させることにある０例えば高速データ転送を行うＤＭ
Ａ装置は高速ｆ ｏ ｙり転送を実行して上記ＦＩＦＯ
Δ、ファをＦＵＬＬの状態とし、このＦＩＦＯΔ、ファ
よ〉比較的低速な周辺装置が同装置の有するデータレー
トで読出せるととを意味する。
ｓｔ−ｒａｔ）としては比較的大きな容量を持つ、例え
ば１２８バイト×８ビ、 ） ＦＩＦＣ型のパー７アメ
モリを使用することにより、２装置間のデータ転送にお
いて前記装置各々の速度で読出し／書込みを同時に行え
ることにあり、これによりシステムのスルーグツトを向
上させることにある０例えば高速データ転送を行うＤＭ
Ａ装置は高速ｆ ｏ ｙり転送を実行して上記ＦＩＦＯ
Δ、ファをＦＵＬＬの状態とし、このＦＩＦＯΔ、ファ
よ〉比較的低速な周辺装置が同装置の有するデータレー
トで読出せるととを意味する。
以下、図面を使用して本発明に関し詳細に説明する。
第１図は本発明が実現されるデータ転送装置の実施例を
示す０図において、１００は本発明の特徴であるＷＩＦ
Ｏｉ＃ ｙ ７７ ｗントロール回路（以下、ＦＩＦＣ
と称す、６）−ｔ’６る。こＯＦＩＰＣ１０＃は７０、
ビーディスク装置の専用ｆ謬セッナであるフロッピーデ
ィスタコントローラ（以下、ＦＤＣｊ Ｏ＃と称する）
と、主記憶装置（図示せず）との間で高速データ転送を
行うＤＭＡ装置（以下、ＤＭＡ Ｊ Ｏ＃と称する）の
間に接続されル＠ 各”：” ” ｙ り（１０＃ ｅ
ｊ ００ ＃ Ｊ Ｏ＃ ）間の転送鉱後述する如〈
従来より周知の２線式ハンドシ、イクによりなされるも
のとする０図中、ＤＲＱはＦＩＦＣＪヱまからＤ凧Ｓ０
−に対し発せられるデータ要求信号、ＤＡＣＫは前記Ｄ
ＢＱ償号に対し、ＤＭＡ Ｊ ｏ ＃から発せられるア
クノリ、ジ信号である。又、耶ＱｔｉＤ凧ＪＯ−よｌ
ＣＰＵ （図示せず）に対し発せら′れるホールド要求
信号、ＣＡＣＫはこれに対しＣＰＵよ）得られるアクノ
リッジ信号であゐ、このホールド要求により、ＣＰＵノ
持つパスは７−−テイング状態となり、この間ＤＭＡ
Ｊ Ｏ＃が前記パスを占★できるものである。
示す０図において、１００は本発明の特徴であるＷＩＦ
Ｏｉ＃ ｙ ７７ ｗントロール回路（以下、ＦＩＦＣ
と称す、６）−ｔ’６る。こＯＦＩＰＣ１０＃は７０、
ビーディスク装置の専用ｆ謬セッナであるフロッピーデ
ィスタコントローラ（以下、ＦＤＣｊ Ｏ＃と称する）
と、主記憶装置（図示せず）との間で高速データ転送を
行うＤＭＡ装置（以下、ＤＭＡ Ｊ Ｏ＃と称する）の
間に接続されル＠ 各”：” ” ｙ り（１０＃ ｅ
ｊ ００ ＃ Ｊ Ｏ＃ ）間の転送鉱後述する如〈
従来より周知の２線式ハンドシ、イクによりなされるも
のとする０図中、ＤＲＱはＦＩＦＣＪヱまからＤ凧Ｓ０
−に対し発せられるデータ要求信号、ＤＡＣＫは前記Ｄ
ＢＱ償号に対し、ＤＭＡ Ｊ ｏ ＃から発せられるア
クノリ、ジ信号である。又、耶ＱｔｉＤ凧ＪＯ−よｌ
ＣＰＵ （図示せず）に対し発せら′れるホールド要求
信号、ＣＡＣＫはこれに対しＣＰＵよ）得られるアクノ
リッジ信号であゐ、このホールド要求により、ＣＰＵノ
持つパスは７−−テイング状態となり、この間ＤＭＡ
Ｊ Ｏ＃が前記パスを占★できるものである。
一方、ＤＡＴはＰＩＦＣ１＃ ＃とＦＤＣＪ ＃ ＃関
の８ビ、トデータ転送パス、ＦＤＲＱはＦＤＣｊ１７＃
からＦＩＦＣＩ ００に対し発せられるデータ要求信号
、ＦＡＣＫは前記ＦＤＲＱ信号に対しＦＩＯＣＪ ００
から発せられるアクノリ、ｙ信号である。又、闇は７０
ｙ♂−ディスク装置（図示せず）に対し発せらｎるシリ
アルライトデータ、 ８ＲＤは７０．ピーディスク装置
から得られるシリアルリードデ・ −夕である。
の８ビ、トデータ転送パス、ＦＤＲＱはＦＤＣｊ１７＃
からＦＩＦＣＩ ００に対し発せられるデータ要求信号
、ＦＡＣＫは前記ＦＤＲＱ信号に対しＦＩＯＣＪ ００
から発せられるアクノリ、ｙ信号である。又、闇は７０
ｙ♂−ディスク装置（図示せず）に対し発せらｎるシリ
アルライトデータ、 ８ＲＤは７０．ピーディスク装置
から得られるシリアルリードデ・ −夕である。
第２図は第１図におけるＰＩＦ’Ｃの内部構成を示す回
路図である。図より明らかな如（、ＰＩＦＣｌｏｏは主
ＫＷＲＩＴΣバッファ用に設けられるＦＩＦＣパ、ファ
Ｊ Ｊ 、 ＲＥＡＤ）ぐ、７ア用として設けられるＦ
ＩＦＣパ、フチ１２，８ビ、ト並列双方向パスＰ２イパ
Ｉ Ｊ 、 ＦＩＦＯレンダスカウンタ１４．。
路図である。図より明らかな如（、ＰＩＦＣｌｏｏは主
ＫＷＲＩＴΣバッファ用に設けられるＦＩＦＣパ、ファ
Ｊ Ｊ 、 ＲＥＡＤ）ぐ、７ア用として設けられるＦ
ＩＦＣパ、フチ１２，８ビ、ト並列双方向パスＰ２イパ
Ｉ Ｊ 、 ＦＩＦＯレンダスカウンタ１４．。
モード設定ブリｙｆアレ、グ１６．１ｇ、各種ｒ−トな
らびに７す、ｆフロｙ７’（以降、ダート群ｉｔ、ｘａ
、ｚｐと称する）から成る。前記双方向パスドライΔ１
ｓのｒ−タ入力端子ＤＩには前記ＦＩＦＯΔツファ１１
のデータ出力Ｑが供給される。データ出力端子０は前記
ＦＩＦＯパツアア１２のデータ入力端子りに接続されて
いる。そして該双方向バストフィバ１Ｂ（ＤＣ８（テッ
グセ゛レクト）入力として後述する毫−ドフリッｆ７０
ッｆｌｌｉ、１ｇの１出力の論理和出力が、又、データ
の流れを制御するＤＩＩＮ入力に紘モードフリッグ７０
．ｆ１５のす出力が供給ｉれている。
らびに７す、ｆフロｙ７’（以降、ダート群ｉｔ、ｘａ
、ｚｐと称する）から成る。前記双方向パスドライΔ１
ｓのｒ−タ入力端子ＤＩには前記ＦＩＦＯΔツファ１１
のデータ出力Ｑが供給される。データ出力端子０は前記
ＦＩＦＯパツアア１２のデータ入力端子りに接続されて
いる。そして該双方向バストフィバ１Ｂ（ＤＣ８（テッ
グセ゛レクト）入力として後述する毫−ドフリッｆ７０
ッｆｌｌｉ、１ｇの１出力の論理和出力が、又、データ
の流れを制御するＤＩＩＮ入力に紘モードフリッグ７０
．ｆ１５のす出力が供給ｉれている。
ところで、前記ＦＩＦＯレンダスカクンタＪ４には、ソ
フトウェアによりデータ転送長が設定される。＃ＦＩＦ
Ｏレングスカクンタ１４はデータ転送がなされる毎に減
カウントされ、ある値（例えば″０つとなり九ときにＦ
ＤＣｊ ＃ ＃に対しデータ転送終了指示ＴＣを与える
。又、モードフリッｆ ７ ａラグ１５．１−のそれぞ
れには同じくソフＦウエアにより、書込みモードＷＲＩ
ＴＥ 、読出しモードＲＥＡＤのいずれかが設定さ、れ
る、これらフリッグフｐッグＩＩ、１−のＱ出力はそれ
ぞれｆ−）群１１．ダート群１８へ、そして百出力社ダ
ート詐りへ供給される。又、７す、グフロ、ｆ１６の互
出力は前記双方向パスドライ・４１１のＤＩＩｅＮ端子
に供給されている・ 一方、 ＦＩＦＯＡツファ１１，１１における入力及び
出力は非同期に動作を行い、インｆｖトレディ（以下、
！８と称する）信号がアクティブの時、シフトイン（以
下、８Ｉと称する）信号□により第１パイトロケージ、
ンに入力される−このとき、第２パイトロケージ、ンが
空であると、データは第２ΔイＦロケーシ、ンに転送さ
れる・データが最終パイトロケージ、ン（第１２８バイ
ト）に転送されるとアウト！、トレディ（以。
フトウェアによりデータ転送長が設定される。＃ＦＩＦ
Ｏレングスカクンタ１４はデータ転送がなされる毎に減
カウントされ、ある値（例えば″０つとなり九ときにＦ
ＤＣｊ ＃ ＃に対しデータ転送終了指示ＴＣを与える
。又、モードフリッｆ ７ ａラグ１５．１−のそれぞ
れには同じくソフＦウエアにより、書込みモードＷＲＩ
ＴＥ 、読出しモードＲＥＡＤのいずれかが設定さ、れ
る、これらフリッグフｐッグＩＩ、１−のＱ出力はそれ
ぞれｆ−）群１１．ダート群１８へ、そして百出力社ダ
ート詐りへ供給される。又、７す、グフロ、ｆ１６の互
出力は前記双方向パスドライ・４１１のＤＩＩｅＮ端子
に供給されている・ 一方、 ＦＩＦＯＡツファ１１，１１における入力及び
出力は非同期に動作を行い、インｆｖトレディ（以下、
！８と称する）信号がアクティブの時、シフトイン（以
下、８Ｉと称する）信号□により第１パイトロケージ、
ンに入力される−このとき、第２パイトロケージ、ンが
空であると、データは第２ΔイＦロケーシ、ンに転送さ
れる・データが最終パイトロケージ、ン（第１２８バイ
ト）に転送されるとアウト！、トレディ（以。
下、ＯＲと称する）信号がアクティブとなり、シフトア
ウト８０信号により出力されるものである。
ウト８０信号により出力されるものである。
淘、各種信号線のうち、本発明動作に関係するもののみ
動作の欄にて定義する。
動作の欄にて定義する。
以下、本発明の動作につき詳細に説明するが、その前に
本発明において使用されるファームウェアの運用法につ
き簡単に記しておく。
本発明において使用されるファームウェアの運用法につ
き簡単に記しておく。
まず、ＦＩＦＯΔツファ１１，１１の内容をリセ□、ト
シた後、ＤＭＡ Ｊ ＯＩＩに対し、アドレス・レング
スならびに動作モードをセットする。次にＦＤＣＪに対
しコマンドをセットシ、ＦＩＦＯレングス及びｒｘｏｃ
Ｊ ｏ ｏの動作モードをそれぞれＦＩＦＯレングス
カウンタ１４′、フリ、グフロ、ｆｌ ｊ 。
シた後、ＤＭＡ Ｊ ＯＩＩに対し、アドレス・レング
スならびに動作モードをセットする。次にＦＤＣＪに対
しコマンドをセットシ、ＦＩＦＯレングス及びｒｘｏｃ
Ｊ ｏ ｏの動作モードをそれぞれＦＩＦＯレングス
カウンタ１４′、フリ、グフロ、ｆｌ ｊ 。
１−にセットすることにより、以後２線式ハンドシェイ
クの制御手順に従いデータ転送がなされる。 ＦＩＦＯ
レングスカクンタ１４の示す値が１０ｍになると、ＦＤ
ＣＪ９＃に対しＴＣ（Ｔ＠ｒｍｉｎａｌＣ＠ｗ＋ａｔ
）信号が出力され、ＦＤＣＪ ＃ ＩＩより割込み信号
が発せられることにより、ファームウェアに対し割り込
む、ファームウェアは前記モードフリッグフロッｆ１ｓ
、 Ｊ ｅｔ：ｒ；内容をリセットした後、ＦＤＣＪ
Ｏ＃に２対し、リプル・ト処理を行う。
クの制御手順に従いデータ転送がなされる。 ＦＩＦＯ
レングスカクンタ１４の示す値が１０ｍになると、ＦＤ
ＣＪ９＃に対しＴＣ（Ｔ＠ｒｍｉｎａｌＣ＠ｗ＋ａｔ
）信号が出力され、ＦＤＣＪ ＃ ＩＩより割込み信号
が発せられることにより、ファームウェアに対し割り込
む、ファームウェアは前記モードフリッグフロッｆ１ｓ
、 Ｊ ｅｔ：ｒ；内容をリセットした後、ＦＤＣＪ
Ｏ＃に２対し、リプル・ト処理を行う。
以下、本発明、の動作につき書込みシーケンス−読出し
シー ケンスに分けて説明する０本発明に係わる信号名
の定義も合わせて説明を行う。 。
シー ケンスに分けて説明する０本発明に係わる信号名
の定義も合わせて説明を行う。 。
書込みシーケンスか元売に説明する。 ＦＩＦＯΔツフ
ァ１１の！Ｒがアクティブとなることにより、モード７
す、ｆフロッｆ１５のＱ出力であるＦＦＤＷＭ信号との
条件が成立し、このと七にょ１） ＤＲＱ信号がＤＭＡ
Ｊ Ｏｅに対し出力される。
ァ１１の！Ｒがアクティブとなることにより、モード７
す、ｆフロッｆ１５のＱ出力であるＦＦＤＷＭ信号との
条件が成立し、このと七にょ１） ＤＲＱ信号がＤＭＡ
Ｊ Ｏｅに対し出力される。
ＤＭＡ ｓはｃｐｖに対しＨＯＬＤ ９．求を発するこ
とによりパスの使用権を得ると主記憶がらｒ−夕を読出
しデータフィンＤＤＡＴ Ｋ ｒ−夕を送り出す、同時
に同期信号ｉ費がアクティブとなり、前記ＤＤＡＴ上の
データがＦＩＦＯバッファ１１へ入力される・ＦＩＦＯ
Ａ 、フチ１１の第１パイトロケージ。
とによりパスの使用権を得ると主記憶がらｒ−夕を読出
しデータフィンＤＤＡＴ Ｋ ｒ−夕を送り出す、同時
に同期信号ｉ費がアクティブとなり、前記ＤＤＡＴ上の
データがＦＩＦＯバッファ１１へ入力される・ＦＩＦＯ
Ａ 、フチ１１の第１パイトロケージ。
ンに転送されたデータは最終パイトロケージ。
ンへと順次移動される。以後、上記手順に従い、ＤＭＡ
Ｊ Ｏ−Ｊは主記憶からデータを読出し、ＦＩＩＩＯ
パフ、フチ１１へのデータ転送を繰返す。
Ｊ Ｏ−Ｊは主記憶からデータを読出し、ＦＩＩＩＯ
パフ、フチ１１へのデータ転送を繰返す。
ＦＩＦＯ１４、７ア１１内におい１、最終パイトロケー
ジ、ンにデータが移動すると、ＯＲ出力であるＤＷＩＯ
Ｒ信号が７クテイｔとなり、この時、ＦＤＣＪ Ｏ＃か
らＦＤＲＱ信号（アクティブ）が到来すればダート条件
が成立し、シフトアウト信号ｍｓｏがＦＩＦＯΔ、フチ
ＩＪのＳＯ端子に供給され −２＋、 ｊ Ｏ０９１
／Ｂ８０信号カ入力すｆｔ ：ｂ Ｊ：、 ＦＩＦＯｘ
、 ７７１１の第１２８パイトロケージ、ンのデータ
がデータバスＦＤＡＴに出力される。このＦＤＡＴ上の
データは双方向パスドライバＩＪを介してデータフ４ス
ＤＡＹへ出力される。このとき、双方向パスドライバ１
３００８．ＤＩＩＩＮに入力される信号により転送方向
が決定されるが、この場合毫二ドフリッｆ７０ッグ１５
．１−が■ＩＴＩＣを指示しているため、’ ＦＤＣｊ
Ｋ対しデータの書込みが行なわれる。
ジ、ンにデータが移動すると、ＯＲ出力であるＤＷＩＯ
Ｒ信号が７クテイｔとなり、この時、ＦＤＣＪ Ｏ＃か
らＦＤＲＱ信号（アクティブ）が到来すればダート条件
が成立し、シフトアウト信号ｍｓｏがＦＩＦＯΔ、フチ
ＩＪのＳＯ端子に供給され −２＋、 ｊ Ｏ０９１
／Ｂ８０信号カ入力すｆｔ ：ｂ Ｊ：、 ＦＩＦＯｘ
、 ７７１１の第１２８パイトロケージ、ンのデータ
がデータバスＦＤＡＴに出力される。このＦＤＡＴ上の
データは双方向パスドライバＩＪを介してデータフ４ス
ＤＡＹへ出力される。このとき、双方向パスドライバ１
３００８．ＤＩＩＩＮに入力される信号により転送方向
が決定されるが、この場合毫二ドフリッｆ７０ッグ１５
．１−が■ＩＴＩＣを指示しているため、’ ＦＤＣｊ
Ｋ対しデータの書込みが行なわれる。
陶、ＦＩＦＯパ、フチ１１のシフトアウト信号ｍｓｏ及
び後述するＰＩＦＯＡ、フチ１２の￥７トイン信号ＤＲ
Ｂ８ＩはＣＰＵの基本フレ、り申ＣＫＣＰｔＴによりサ
ン！リングされる。又、謂１０信号がＦＤＣＪ ００へ
の書込み信号となる。仁のと龜、ＦＤＣ１００から発せ
られるＦＤＲＱ信号に対し許可の表示を行うＦＡＣＫ
、信号もアクティブとなる。
び後述するＰＩＦＯＡ、フチ１２の￥７トイン信号ＤＲ
Ｂ８ＩはＣＰＵの基本フレ、り申ＣＫＣＰｔＴによりサ
ン！リングされる。又、謂１０信号がＦＤＣＪ ００へ
の書込み信号となる。仁のと龜、ＦＤＣ１００から発せ
られるＦＤＲＱ信号に対し許可の表示を行うＦＡＣＫ
、信号もアクティブとなる。
以後、ＦＤＣ１００からのデータ要求Ｆ’１）ＲＱが到
来するたびにＦｒＦＯパ、ファ１１のシフトアウト信４
ｍ５ｏがアクティブとなりてＦＤＣｊ ００への書込み
データが出力される。
来するたびにＦｒＦＯパ、ファ１１のシフトアウト信４
ｍ５ｏがアクティブとなりてＦＤＣｊ ００への書込み
データが出力される。
次に読出しシーケンスにつき説明を行う。読出しはモー
ドフリ、？フロッグ１６のＱ出力が有効になる他は上記
書込み、動作とほぼ逆の動作を行うため、詳細゛説明状
省略する。読出し動作はＦＤＣ２０＃からデータ要求Ｆ
ＤＲＱが到来する毎にＦＩＦＯノ童、７７７ｊのＩＢが
アクティブとなりていた場合に限り１．ＤＲ１ｌｌｉＩ
信号がアクティブとなって、このＦＩＦＯΔ、フチ１２
ヘデータが入力されてい＜ ＊ ｙｘｒｏＩ４．ファ１
２のＯＲがアクティブになるとＤＭＡ Ｊ ＯｅＫ対し
データリクエスト０）ＲＱ信号汝発する。 ＤＭＡ ｊ
＃ ＃から得られるＤムＣＫ信号により、論理積条件
が成立しシ、７トア２ト信号ＤＲＩＩＩＯがアクティブ
となる。このことによりＤＭＡ Ｊ ｅ ＃とのデータ
転送が行なわれる・このデータ転送１ｉＦＤｃＪ＃＃か
らのデータリクエストとは非同期に行なわれる。
ドフリ、？フロッグ１６のＱ出力が有効になる他は上記
書込み、動作とほぼ逆の動作を行うため、詳細゛説明状
省略する。読出し動作はＦＤＣ２０＃からデータ要求Ｆ
ＤＲＱが到来する毎にＦＩＦＯノ童、７７７ｊのＩＢが
アクティブとなりていた場合に限り１．ＤＲ１ｌｌｉＩ
信号がアクティブとなって、このＦＩＦＯΔ、フチ１２
ヘデータが入力されてい＜ ＊ ｙｘｒｏＩ４．ファ１
２のＯＲがアクティブになるとＤＭＡ Ｊ ＯｅＫ対し
データリクエスト０）ＲＱ信号汝発する。 ＤＭＡ ｊ
＃ ＃から得られるＤムＣＫ信号により、論理積条件
が成立しシ、７トア２ト信号ＤＲＩＩＩＯがアクティブ
となる。このことによりＤＭＡ Ｊ ｅ ＃とのデータ
転送が行なわれる・このデータ転送１ｉＦＤｃＪ＃＃か
らのデータリクエストとは非同期に行なわれる。
とζろで上記読出し／書込み動作の終了はＦＩＦＯレン
グスカウンタ１４の一ロー信号（Ｂ端子より出力される
〒Ｃ信号）がアクティブとなり、ＦＤＣ３００Ｋ対しＴ
Ｃ（テ＊ｒｍ１ｍｍｌ Ｃ＠ｕｎｔ）信号を供給するこ
とＫよりなされる。各々の動作において一’、 ＦＩＦ
Ｏバッファ１１．１１の入出力は非同期に動作するため
、データレートの遅い装置。
グスカウンタ１４の一ロー信号（Ｂ端子より出力される
〒Ｃ信号）がアクティブとなり、ＦＤＣ３００Ｋ対しＴ
Ｃ（テ＊ｒｍ１ｍｍｌ Ｃ＠ｕｎｔ）信号を供給するこ
とＫよりなされる。各々の動作において一’、 ＦＩＦ
Ｏバッファ１１．１１の入出力は非同期に動作するため
、データレートの遅い装置。
即ち本発明実施例においてはＦＤｏ １ ＃ ＃側にて
実行バイト数の認識が必要となる。 ＦＩＦＯレングス
カウンタ１４には読出し／書込み動作開始時、ファーム
ウェアによりＤＭＡ ｊ Ｏ＃の転送レングスと同じ値
が設定される。このＦＩＦＯレングスカウンタ１４の更
新（−１’）は、書込み動作時においてｒＩＦＯ／４．
ファ１１のシフトアラＦ信号Ｗ■０がアクティブとなる
タイミングで、又、読出し動作時においてＦｒＦＯ／４
．ファ１２のジアドイン信号ＤＲＩ１８Ｉがアクティブ
となるタイ建ングで行なわれる。
実行バイト数の認識が必要となる。 ＦＩＦＯレングス
カウンタ１４には読出し／書込み動作開始時、ファーム
ウェアによりＤＭＡ ｊ Ｏ＃の転送レングスと同じ値
が設定される。このＦＩＦＯレングスカウンタ１４の更
新（−１’）は、書込み動作時においてｒＩＦＯ／４．
ファ１１のシフトアラＦ信号Ｗ■０がアクティブとなる
タイミングで、又、読出し動作時においてＦｒＦＯ／４
．ファ１２のジアドイン信号ＤＲＩ１８Ｉがアクティブ
となるタイ建ングで行なわれる。
以上説明の如く本発明によれば以下に列挙する効果を得
ることができる。
ることができる。
（１）２線式ノ・ンドシェイクでデータ転送が管管でき
、異なった速度で動作する装置間のデータ転送が有効に
実現できる。
、異なった速度で動作する装置間のデータ転送が有効に
実現できる。
（２） ＤＭＡ装置により、本発明が実現される装置
ＦＩＦＣと主記憶との間のデータ転送は各１シンサイク
ル毎に行なえ、入出力装置からデータを読込みその後主
記憶へ書込まなけれ−５ばならないといりた効率の悪い
転送シーケンスを解消できる。
ＦＩＦＣと主記憶との間のデータ転送は各１シンサイク
ル毎に行なえ、入出力装置からデータを読込みその後主
記憶へ書込まなけれ−５ばならないといりた効率の悪い
転送シーケンスを解消できる。
（３） ＤＭＡ装置がメモリアドレスと読出し／書込
み情報を供給し、本装置ＦＩＦＣがデータの送受信を行
うことで、両側でＤＭＡ転送を同時に行なえる。この方
式によれば、主記憶との読出し／書込みのデータ転送は
パスのほぼ最高の帯域で行なえる。これは入出力装置と
の交信が、パスを占有す慝時間を減少させ畢ことを意味
し、システムのスルー！、ト向上の要因ともなる。
み情報を供給し、本装置ＦＩＦＣがデータの送受信を行
うことで、両側でＤＭＡ転送を同時に行なえる。この方
式によれば、主記憶との読出し／書込みのデータ転送は
パスのほぼ最高の帯域で行なえる。これは入出力装置と
の交信が、パスを占有す慝時間を減少させ畢ことを意味
し、システムのスルー！、ト向上の要因ともなる。
冑、本発明実施例によれば高速ブロック転送を行うｍ仏
と低速の入出力装置とのデータ転送についてのみ述べた
が、ｍ仏−ＤＭＡ間あるいは入出力装置同志のデータ転
送にも応用できる。前者の場合、前述したＦＩＦＯレン
ダスカウンタは不要となり、後者の場合、双方の入出力
装置のデータ転送長を認識する２個のＦＩＦＯレングス
カウンタが必要となる。
と低速の入出力装置とのデータ転送についてのみ述べた
が、ｍ仏−ＤＭＡ間あるいは入出力装置同志のデータ転
送にも応用できる。前者の場合、前述したＦＩＦＯレン
ダスカウンタは不要となり、後者の場合、双方の入出力
装置のデータ転送長を認識する２個のＦＩＦＯレングス
カウンタが必要となる。
第１図線本発明が実現されるデータ転送装置の実施例を
示すブロック図Ｊ第２図は第１図におけるｒｔｔｏ Ａ
、ファコントロール回路の内部構成を示す回路図である
。 １００−・ＦｒＦＯパ、ファコントロール回路、ｊ Ｏ
＃ −−−７ｏツピーディスクコントローラ、。 ｊｏｏ・−ダイレクトメモリアクセスコンドローラ、１
１−書込用ＦＩＦＯバッファ、１２・・・読出し用ＦＩ
ＦＯバッファ、１３−双方向バスト’ｙ４ｔ４．１４・
−ＦＩＦＯレンダスカウンタ、Ｉｓ、Ｉｇ−・モードフ
リ、ｆフロップ％ Ｊ Ｆ ａ １ヱ、１ヱ°−ダート
群。
示すブロック図Ｊ第２図は第１図におけるｒｔｔｏ Ａ
、ファコントロール回路の内部構成を示す回路図である
。 １００−・ＦｒＦＯパ、ファコントロール回路、ｊ Ｏ
＃ −−−７ｏツピーディスクコントローラ、。 ｊｏｏ・−ダイレクトメモリアクセスコンドローラ、１
１−書込用ＦＩＦＯバッファ、１２・・・読出し用ＦＩ
ＦＯバッファ、１３−双方向バスト’ｙ４ｔ４．１４・
−ＦＩＦＯレンダスカウンタ、Ｉｓ、Ｉｇ−・モードフ
リ、ｆフロップ％ Ｊ Ｆ ａ １ヱ、１ヱ°−ダート
群。
Claims (1)
- ゛ デ―タレ−２ｃ）異る装置間のデータ転送をコント
ロールする装置であって、該装置鉱前記装置間における
転送データのバッファリンダのために設けられる読出し
／書込み用のそれぞれ独立したＦＩＦＯＡ 、ファメ毫
りと、外部より動作モードが設定される少くと％１個の
７す、グ、アロ、ｆと、外部よりデータ転送長が設定さ
れ、以降読出し／書込み動作が行なわれる毎に値が更新
畜れ、ある値を示した時前記実行データ転送長を認識し
得ない一方の装置に対しデータ転送終了指示を与える少
くとも１個のＦＩＦＯレンダスカクンタとを具備し、前
記７す、プ７０．ｆの示す内容により、本装置のｒ−夕
転送方向が定義され、前記ＦＩＦＯレンダスカウンタが
ある値を示すまで転送データのパシフテリングｔ−行い
、２、線式ハンドシェイクにより、前記装置間でデ一方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10650881A JPS588344A (ja) | 1981-07-08 | 1981-07-08 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10650881A JPS588344A (ja) | 1981-07-08 | 1981-07-08 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588344A true JPS588344A (ja) | 1983-01-18 |
| JPH0160862B2 JPH0160862B2 (ja) | 1989-12-26 |
Family
ID=14435362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10650881A Granted JPS588344A (ja) | 1981-07-08 | 1981-07-08 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588344A (ja) |
-
1981
- 1981-07-08 JP JP10650881A patent/JPS588344A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0160862B2 (ja) | 1989-12-26 |
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