JPH0160967B2 - - Google Patents
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- JPH0160967B2 JPH0160967B2 JP59256292A JP25629284A JPH0160967B2 JP H0160967 B2 JPH0160967 B2 JP H0160967B2 JP 59256292 A JP59256292 A JP 59256292A JP 25629284 A JP25629284 A JP 25629284A JP H0160967 B2 JPH0160967 B2 JP H0160967B2
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- JP
- Japan
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- transistor
- circuit
- capacitor
- resistor
- capacitance
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- 239000003990 capacitor Substances 0.000 claims description 24
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
- H03H11/48—One-port networks simulating reactances
- H03H11/481—Simulating capacitances
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- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、回路の浮遊容量を打消して該容量に
よる悪影響をなくす等に利用できる負性容量回路
に関する。
よる悪影響をなくす等に利用できる負性容量回路
に関する。
ケーブルの線間または対地容量あるいは部品の
寄生容量など、電気または電子回路には必然的に
浮遊容量が付き、それが種々の悪影響を及ぼす場
合がある。例えば第１図に示すように回路の任意
の部分Ｐに浮遊容量Csがつくと、該部分の電源
側が同図ａに示すように電圧源VSと直列インピ
ーダンスZ1で表わされる場合は該部分Ｐの電圧が
低下し、また同図ｂに示すように電流源CSで表
わされる場合は部分Ｐからの出力電流が減少し、
しかもその程度は周波数に依存する。電圧源がア
ンテナ、点Ｐは受信機入力端とすると、点Ｐの電
圧低下はＳ／Ｎの悪化をもたらし、好ましくな
い。浮遊容量Csと並列にインダクタンスを接続
して減衰を補うことも考えられるが、この場合は
容量CsとインダクタンスＬの並列共振周波数附
近でないと有効でないという問題がある。もし負
性容量を実現することができれば同じ周波数特性
を持つから、該負性容量を浮遊容量と直列又は並
列に接続して広い周波数範囲に亘つて該浮遊容量
を打消し、その悪影響を除くことができる。
寄生容量など、電気または電子回路には必然的に
浮遊容量が付き、それが種々の悪影響を及ぼす場
合がある。例えば第１図に示すように回路の任意
の部分Ｐに浮遊容量Csがつくと、該部分の電源
側が同図ａに示すように電圧源VSと直列インピ
ーダンスZ1で表わされる場合は該部分Ｐの電圧が
低下し、また同図ｂに示すように電流源CSで表
わされる場合は部分Ｐからの出力電流が減少し、
しかもその程度は周波数に依存する。電圧源がア
ンテナ、点Ｐは受信機入力端とすると、点Ｐの電
圧低下はＳ／Ｎの悪化をもたらし、好ましくな
い。浮遊容量Csと並列にインダクタンスを接続
して減衰を補うことも考えられるが、この場合は
容量CsとインダクタンスＬの並列共振周波数附
近でないと有効でないという問題がある。もし負
性容量を実現することができれば同じ周波数特性
を持つから、該負性容量を浮遊容量と直列又は並
列に接続して広い周波数範囲に亘つて該浮遊容量
を打消し、その悪影響を除くことができる。
周知のように容量Csのコンデンサのインピー
ダンスは−ｊ１／ωCであるから負性容量−Ｃのイン ピーダンスZeはZe＝ｊ１／ωC又は−１／jωCであり、 位相関係はインダクタンスと同じで絶対値がイン
ダクタンスとは逆、コンデンサと同じ、で周波数
の増大と共に小さくなる。かゝる負性容量−Ｃを
浮遊容量Csと第１図ｃに示すように並列または
同図ｄに示すように直列にすると、合成インピー
ダンスは同図ｃのとき下式で表わされるZe1、同
図ｄのとき同じく下式で表わされるZe2となる。
ダンスは−ｊ１／ωCであるから負性容量−Ｃのイン ピーダンスZeはZe＝ｊ１／ωC又は−１／jωCであり、 位相関係はインダクタンスと同じで絶対値がイン
ダクタンスとは逆、コンデンサと同じ、で周波数
の増大と共に小さくなる。かゝる負性容量−Ｃを
浮遊容量Csと第１図ｃに示すように並列または
同図ｄに示すように直列にすると、合成インピー
ダンスは同図ｃのとき下式で表わされるZe1、同
図ｄのとき同じく下式で表わされるZe2となる。
Ze1＝１／jω（Cs−ｃ） ……(1)
Ze2＝１／jω・Ｃ−Cs／CsC ……(2)
Cs＝Ｃにすると、(1)式つまり並列接続の場合
Ze1＝∞になり、また(2)式つまり直列接続のとき
Ze2＝０になり、浮遊容量がないのと同じになる。
Ze1＝∞になり、また(2)式つまり直列接続のとき
Ze2＝０になり、浮遊容量がないのと同じになる。
かゝる負性容量を実現する従来の負性容量回路
を、第２図に示す。この図でTr1，Tr2はnpnトラ
ンジスタ、Ceはコンデンサで、これらは図示の
如く接続される。この回路の動作を説明すると、
トランジスタTr1はエミツタホロワであり、Tr2
はベース接地であり、近似的にエミツタホロワの
出力インピーダンスは零で入力インピーダンスは
無限大、ベース接地の入力インピーダンスは零で
出力インピーダンスは無限大であるから、次のこ
とが言える。入力端ａ従つてトランジスタTr1の
ベースにＥなる電圧を与えると、トランジスタ
Tr1，Tr2のベースエミツタ間電圧を無視（これ
は交流的にはエミツタ抵抗で代表されるが、エミ
ツタ抵抗を考慮した解析は後で行なう）すればコ
ンデンサCeにＥなる電圧が与えられ、jωCeEに
等しい電流Ｉが流れる。この電流はトランジスタ
Tr2のエミツタおよびコレクタを通つて入力端ａ
に帰還されるのて、端子ａから見たトランジスタ
Tr1，Tr2の回路のインピーダンスは負性であり、
Ｉ＝−jωCeEであるから該インピーダンスZe3は Ze3＝Ｅ／Ｉ＝−１／jωCe ……(3) であり、こうして容量値が−Ceである負性容量
が得られる。
を、第２図に示す。この図でTr1，Tr2はnpnトラ
ンジスタ、Ceはコンデンサで、これらは図示の
如く接続される。この回路の動作を説明すると、
トランジスタTr1はエミツタホロワであり、Tr2
はベース接地であり、近似的にエミツタホロワの
出力インピーダンスは零で入力インピーダンスは
無限大、ベース接地の入力インピーダンスは零で
出力インピーダンスは無限大であるから、次のこ
とが言える。入力端ａ従つてトランジスタTr1の
ベースにＥなる電圧を与えると、トランジスタ
Tr1，Tr2のベースエミツタ間電圧を無視（これ
は交流的にはエミツタ抵抗で代表されるが、エミ
ツタ抵抗を考慮した解析は後で行なう）すればコ
ンデンサCeにＥなる電圧が与えられ、jωCeEに
等しい電流Ｉが流れる。この電流はトランジスタ
Tr2のエミツタおよびコレクタを通つて入力端ａ
に帰還されるのて、端子ａから見たトランジスタ
Tr1，Tr2の回路のインピーダンスは負性であり、
Ｉ＝−jωCeEであるから該インピーダンスZe3は Ze3＝Ｅ／Ｉ＝−１／jωCe ……(3) であり、こうして容量値が−Ceである負性容量
が得られる。
第２図は交換回路部のみを示すが、これに対す
る直流バイアス回路の例を第３図ａ，ｂ，ｃに示
す。これらの図でR1〜R11，REは抵抗、Ｌはイン
ダクタンス、Cp1〜Cp3はバイパス用コンデンサ、
D1〜D3はダイオード群である。トランジスタTr1
のベースにバイアス電圧を与え、またトランジス
タTr2にバイアス電流を流すため、入力端ａには
バイアス回路が必要であるが、第２図に示す従来
回路では、トランジスタTr2のコレクタが入力端
ａに直接接続されており、このバイアス回路は入
力端ａに並列に入るので、特性のよい回路を作る
にはその交流インピーダンスが充分に大であり、
直流バイアス的にはインピーダンスが小である必
要がある。そのため次のような配慮がなされてい
る。即ち第３図ａでは電源Vccと入力端ａとの間
に抵抗R1に直列にインダクタンスＬを挿入して
バイアス回路を構成し、交流抵抗を充分高めてい
る。また第３図ｂではバイアス回路用にトランジ
スタTr3を用い、電源Vccに接続された抵抗R6，
R7の直列回路によりトランジスタTr1，Tr2をバ
イアスするが、トランジスタTr3をエミツタホロ
アにしてそのエミツタ抵抗R5と前記抵抗R6とR7
の接続点Ｑとの間をコンデンサCp2で接続して抵
抗R6に流れる交流電流を減少つまり抵抗R6の交
流抵抗を増大させている。更に第３図ｃの回路で
はバイアス回路にトランジスタTr5、抵抗R10，
R11および複数個のダイオードを直列に接続して
なるダイオード群D2からなる定電流回路を用い
てインピーダンスを高くし、またトランジスタ
Tr4、抵抗R6，R9、ダイオード群D3からなる定
電流回路によつてトランジスタTr1の電流を決定
し、そのベース電圧を決定している。
る直流バイアス回路の例を第３図ａ，ｂ，ｃに示
す。これらの図でR1〜R11，REは抵抗、Ｌはイン
ダクタンス、Cp1〜Cp3はバイパス用コンデンサ、
D1〜D3はダイオード群である。トランジスタTr1
のベースにバイアス電圧を与え、またトランジス
タTr2にバイアス電流を流すため、入力端ａには
バイアス回路が必要であるが、第２図に示す従来
回路では、トランジスタTr2のコレクタが入力端
ａに直接接続されており、このバイアス回路は入
力端ａに並列に入るので、特性のよい回路を作る
にはその交流インピーダンスが充分に大であり、
直流バイアス的にはインピーダンスが小である必
要がある。そのため次のような配慮がなされてい
る。即ち第３図ａでは電源Vccと入力端ａとの間
に抵抗R1に直列にインダクタンスＬを挿入して
バイアス回路を構成し、交流抵抗を充分高めてい
る。また第３図ｂではバイアス回路用にトランジ
スタTr3を用い、電源Vccに接続された抵抗R6，
R7の直列回路によりトランジスタTr1，Tr2をバ
イアスするが、トランジスタTr3をエミツタホロ
アにしてそのエミツタ抵抗R5と前記抵抗R6とR7
の接続点Ｑとの間をコンデンサCp2で接続して抵
抗R6に流れる交流電流を減少つまり抵抗R6の交
流抵抗を増大させている。更に第３図ｃの回路で
はバイアス回路にトランジスタTr5、抵抗R10，
R11および複数個のダイオードを直列に接続して
なるダイオード群D2からなる定電流回路を用い
てインピーダンスを高くし、またトランジスタ
Tr4、抵抗R6，R9、ダイオード群D3からなる定
電流回路によつてトランジスタTr1の電流を決定
し、そのベース電圧を決定している。
このように、第２図に示す従来の負性容量回路
では、トランジスタTr2のコレクタが入力端に直
接接続されているため、入力端ａのバイアス回路
は直流バイアス的には小さく、また交流インピー
ダンスを充分に大きくする必要があり、インダク
タンスＬ、またはトランジスタTr3とバイパス用
コンデンサCp2、或いはトランジスタTr5とダイ
オード群D2を使用してバイアス回路を構成する
必要がある。
では、トランジスタTr2のコレクタが入力端に直
接接続されているため、入力端ａのバイアス回路
は直流バイアス的には小さく、また交流インピー
ダンスを充分に大きくする必要があり、インダク
タンスＬ、またはトランジスタTr3とバイパス用
コンデンサCp2、或いはトランジスタTr5とダイ
オード群D2を使用してバイアス回路を構成する
必要がある。
従つて、バイアス回路の構成が複雑になると共
に、回路が大型化するという欠点があつた。
に、回路が大型化するという欠点があつた。
それ故本発明は、構造が簡単で入力端に設ける
バイアス回路を極めて容易に構成することのでき
る負性容量回路を実現しようとするものである。
本発明の負性容量回路は、コンデンサと、入力電
圧を受けて該コンデンサに該入力電圧又はそれに
比例した電圧を与え、該コンデンサのリアクタン
スで定まる電流を入力端へ帰還させるトランジス
タを含む制御回路とからなる負性容量回路であつ
て、前記制御回路は第１、第２のトランジスタを
有し、第１のトランジスタはベースに入力電圧を
受け、コレクタが第２のトランジスタのベースに
またエミツタが第１および第２の抵抗の直列接続
点に接続され、第２のトランジスタのエミツタが
アースされ、コレクタが第１の抵抗および前記コ
ンデンサの一端に接続され、該コンデンサの他端
が第１のトランジスタのベースに接続され、第２
の抵抗の他端がアースされたことを特徴とする
が、次に実施例を参照しながらこれを詳細に説明
する。
バイアス回路を極めて容易に構成することのでき
る負性容量回路を実現しようとするものである。
本発明の負性容量回路は、コンデンサと、入力電
圧を受けて該コンデンサに該入力電圧又はそれに
比例した電圧を与え、該コンデンサのリアクタン
スで定まる電流を入力端へ帰還させるトランジス
タを含む制御回路とからなる負性容量回路であつ
て、前記制御回路は第１、第２のトランジスタを
有し、第１のトランジスタはベースに入力電圧を
受け、コレクタが第２のトランジスタのベースに
またエミツタが第１および第２の抵抗の直列接続
点に接続され、第２のトランジスタのエミツタが
アースされ、コレクタが第１の抵抗および前記コ
ンデンサの一端に接続され、該コンデンサの他端
が第１のトランジスタのベースに接続され、第２
の抵抗の他端がアースされたことを特徴とする
が、次に実施例を参照しながらこれを詳細に説明
する。
第４図は本発明の一実施例を示す回路図であ
る。同図において、Tr6は第１のトランジスタで
あるnpnトランジスタ、Tr7は第２のトランジス
タであるpnpトランジスタ、Ceはコンデンサ、
R13，R14はそれぞれ第１及び第２の抵抗で、こ
れらは図示の如く接続されており、この回路は第
２図に示した従来回路がいわば電流帰還型である
のに対して電圧帰還型である。この回路では入力
インピーダンスが高く、出力インピーダンスが低
い。また、この回路は２個のトランジスタTr6，
Tr7を使用し、帰還増幅によつて同相増幅器を構
成しており、入出力端間にコンデンサCeを並列
に接続することによつて負性容量を得ている。
る。同図において、Tr6は第１のトランジスタで
あるnpnトランジスタ、Tr7は第２のトランジス
タであるpnpトランジスタ、Ceはコンデンサ、
R13，R14はそれぞれ第１及び第２の抵抗で、こ
れらは図示の如く接続されており、この回路は第
２図に示した従来回路がいわば電流帰還型である
のに対して電圧帰還型である。この回路では入力
インピーダンスが高く、出力インピーダンスが低
い。また、この回路は２個のトランジスタTr6，
Tr7を使用し、帰還増幅によつて同相増幅器を構
成しており、入出力端間にコンデンサCeを並列
に接続することによつて負性容量を得ている。
この回路において、トランジスタTr7の増幅率
をβとすると、下式が成立する。
をβとすると、下式が成立する。
Ｅ＝１／jωCe（Ｅ／R14−ｉ−iβ）＋R13
／R14Ｅ−iR13＋Ｅ……(4) Ｉ＝Ｅ／R14−ｉ−iβ ……(5) ここで、抵抗R13，R14及びコンデンサCeの値
を適当に選ぶことによつてβ≫１であるから Ze＝Ｅ／Ｉ≒−R14／jωCeR13 ……(6) となり、−R13Ce／R14なる負性容量ができる。
／R14Ｅ−iR13＋Ｅ……(4) Ｉ＝Ｅ／R14−ｉ−iβ ……(5) ここで、抵抗R13，R14及びコンデンサCeの値
を適当に選ぶことによつてβ≫１であるから Ze＝Ｅ／Ｉ≒−R14／jωCeR13 ……(6) となり、−R13Ce／R14なる負性容量ができる。
第５図は第４図の交流回路に直流バイアス回路
を付加した具体例を示す。この回路でR15〜R18
は抵抗、Cp4はコンデンサである。この回路で
は、第４図の抵抗R14は抵抗R14，R15，R16の並
列抵抗に等しい。
を付加した具体例を示す。この回路でR15〜R18
は抵抗、Cp4はコンデンサである。この回路で
は、第４図の抵抗R14は抵抗R14，R15，R16の並
列抵抗に等しい。
第４図に示す負性容量回路は、出力端である第
２のトランジスタTr7のコレクタがコンデンサCe
を介して入力端ａに接続されているため、バイア
ス回路として第１のトランジスタTr6のベースバ
イアス回路のみでよく、この回路は第５図のよう
にコンデンサCp4を付加することによつて交流イ
ンピーダンスを高めることができる。このため、
本発明の負性容量回路は第５図を見てもわかるよ
うに、第２図に示した従来回路より直流バイアス
回路を少ない素子により容易に構成することがで
きる。また、本発明の負性容量回路は利得を持つ
同相増幅器であるため、増幅を必要とする回路と
して用いることにより特に有効となる。
２のトランジスタTr7のコレクタがコンデンサCe
を介して入力端ａに接続されているため、バイア
ス回路として第１のトランジスタTr6のベースバ
イアス回路のみでよく、この回路は第５図のよう
にコンデンサCp4を付加することによつて交流イ
ンピーダンスを高めることができる。このため、
本発明の負性容量回路は第５図を見てもわかるよ
うに、第２図に示した従来回路より直流バイアス
回路を少ない素子により容易に構成することがで
きる。また、本発明の負性容量回路は利得を持つ
同相増幅器であるため、増幅を必要とする回路と
して用いることにより特に有効となる。
以上詳細に説明したように本発明の負性容量回
路によれば、入力端である第１のトランジスタの
ベースと出力端である第２のトランジスタのコレ
クタ間にコンデンサが接続されているため、バイ
アス回路を極めて容易に構成することができる。
路によれば、入力端である第１のトランジスタの
ベースと出力端である第２のトランジスタのコレ
クタ間にコンデンサが接続されているため、バイ
アス回路を極めて容易に構成することができる。
第１図ａ〜ｄは浮遊回路およびその消去法を説
明する回路図、第２図は従来例を示す回路図、第
３図ａ，ｂ，ｃは従来回路の具体例を示す回路
図、第４図は本発明の実施例を示す回路図、第５
図は本発明の具体例を示す回路図である。 図面でVSは電圧源、CSは電流源、Csは浮遊容
量、−Ｃは負性容量、Tr1〜Tr7はトランジスタ、
R1〜R18およびREは抵抗、Ｌはインダクタンス、
Cp1〜Cp4はバイパス用コンデンサ、Ceはコンデ
ンサ、D1〜D3はダイオード群である。
明する回路図、第２図は従来例を示す回路図、第
３図ａ，ｂ，ｃは従来回路の具体例を示す回路
図、第４図は本発明の実施例を示す回路図、第５
図は本発明の具体例を示す回路図である。 図面でVSは電圧源、CSは電流源、Csは浮遊容
量、−Ｃは負性容量、Tr1〜Tr7はトランジスタ、
R1〜R18およびREは抵抗、Ｌはインダクタンス、
Cp1〜Cp4はバイパス用コンデンサ、Ceはコンデ
ンサ、D1〜D3はダイオード群である。
Claims (1)
- １ コンデンサと、入力電圧を受けて該コンデン
サに該入力電圧又はそれに比例した電圧を与え、
該コンデンサのリアクタンスで定まる電流を入力
端へ帰還させるトランジスタを含む制御回路とか
らなる負性容量回路であつて、前記制御回路は第
１、第２のトランジスタを有し、第１のトランジ
スタはベースに入力電圧を受け、コレクタが第２
のトランジスタのベースにまたエミツタが第１お
よび第２の抵抗の直列接続点に接続され、第２の
トランジスタのエミツタがアースされ、コレクタ
が第１の抵抗および前記コンデンサの一端に接続
され、該コンデンサの他端が第１のトランジスタ
のベースに接続され、第２の抵抗の他端がアース
されたことを特徴とする負性容量回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256292A JPS60157317A (ja) | 1984-12-04 | 1984-12-04 | 負性容量回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256292A JPS60157317A (ja) | 1984-12-04 | 1984-12-04 | 負性容量回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7140877A Division JPS546438A (en) | 1977-06-16 | 1977-06-16 | Negative capacitance circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60157317A JPS60157317A (ja) | 1985-08-17 |
| JPH0160967B2 true JPH0160967B2 (ja) | 1989-12-26 |
Family
ID=17290629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256292A Granted JPS60157317A (ja) | 1984-12-04 | 1984-12-04 | 負性容量回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157317A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000004647A1 (fr) * | 1998-07-14 | 2000-01-27 | Hitachi, Ltd. | Equipement de radiocommunication utilisant un circuit a capacitance negative variable |
| JP2019186877A (ja) | 2018-04-17 | 2019-10-24 | 日本電信電話株式会社 | ミキサ |
-
1984
- 1984-12-04 JP JP59256292A patent/JPS60157317A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60157317A (ja) | 1985-08-17 |
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