JPH0161255B2 - - Google Patents
Info
- Publication number
- JPH0161255B2 JPH0161255B2 JP56061981A JP6198181A JPH0161255B2 JP H0161255 B2 JPH0161255 B2 JP H0161255B2 JP 56061981 A JP56061981 A JP 56061981A JP 6198181 A JP6198181 A JP 6198181A JP H0161255 B2 JPH0161255 B2 JP H0161255B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- charging
- monostable multivibrator
- output
- trigger signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
Description
【発明の詳細な説明】
本発明は単安定マルチバイブレータ回路にかか
り、特に再トリガを禁止した単安定マルチバイブ
レータ回路に関する。
り、特に再トリガを禁止した単安定マルチバイブ
レータ回路に関する。
従来、単安定マルチバイブレータ回路は時間設
定等のために広く用いられており、入力トリガパ
ルスから設定時間だけ出力を生ずるものである。
入力トリガパルス幅が設定時間より広い場合や、
設定時間内にトリガパルスが複数個入力された場
合、正規な動作を行なわず、設定時間と異なるパ
ルス巾のパルスを出力する欠点があつた。
定等のために広く用いられており、入力トリガパ
ルスから設定時間だけ出力を生ずるものである。
入力トリガパルス幅が設定時間より広い場合や、
設定時間内にトリガパルスが複数個入力された場
合、正規な動作を行なわず、設定時間と異なるパ
ルス巾のパルスを出力する欠点があつた。
第１図は従来の単安定マルチバイブレータ回路
の一例である。１はトリガ入力端子、２はタイミ
ング回路、３はスイツチング素子、７はコンデン
サであり、４はかかるコンデンサの放電手段とし
ての抵抗、５は充電手段としての抵抗で電源６よ
り充電電流を供給する。９は比較器でコンデンサ
７の電圧が基準電圧８を越えた場合に出力を生ず
るものである。タイミング回路２はトリガ入力端
子に入力されるトリガパルスによつてスイツチン
グ素子３を開いてコンデンサ７に抵抗５を介して
充電を開始させ、コンデンサ７の電圧が基準電圧
８を越えたことによつて生ずる比較器９の出力で
再びスイツチング素子３を閉じ、コンデンサ７を
放電せしめる機能を有するものである。このよう
な従来の単安定マルチバイブレータ回路において
は、入力トリガパルス開始時点よりコンデンサ７
に充電が開始され、直接又は指数関数的にコンデ
ンサ７の電圧が上昇し、コンデンサ７の充電電圧
が基準電圧８とひとしくなるまでの時間が単安定
マルチバイブレータ回路の設定時間、すなわちパ
ルス巾となる。このタイミングはスイツチ素子３
を駆動するタイミング回路２の出力の反転であ
る。
の一例である。１はトリガ入力端子、２はタイミ
ング回路、３はスイツチング素子、７はコンデン
サであり、４はかかるコンデンサの放電手段とし
ての抵抗、５は充電手段としての抵抗で電源６よ
り充電電流を供給する。９は比較器でコンデンサ
７の電圧が基準電圧８を越えた場合に出力を生ず
るものである。タイミング回路２はトリガ入力端
子に入力されるトリガパルスによつてスイツチン
グ素子３を開いてコンデンサ７に抵抗５を介して
充電を開始させ、コンデンサ７の電圧が基準電圧
８を越えたことによつて生ずる比較器９の出力で
再びスイツチング素子３を閉じ、コンデンサ７を
放電せしめる機能を有するものである。このよう
な従来の単安定マルチバイブレータ回路において
は、入力トリガパルス開始時点よりコンデンサ７
に充電が開始され、直接又は指数関数的にコンデ
ンサ７の電圧が上昇し、コンデンサ７の充電電圧
が基準電圧８とひとしくなるまでの時間が単安定
マルチバイブレータ回路の設定時間、すなわちパ
ルス巾となる。このタイミングはスイツチ素子３
を駆動するタイミング回路２の出力の反転であ
る。
ところでこの従来の単安定マルチバイブレータ
回路においては、一回目のトリガパルスが到来
し、コンデンサ７が上述の充放電サイクルを行つ
た後に二回目のトリガパルスが到来するような場
合においては正常に動作するが、一回目の充放電
サイクルを終了しないうちに二回目のトリガパル
スが到来した場合は、コンデンサ７の充電電圧が
基準電圧に達するまでの時間が長くなり、設定時
間以上のパルス巾のパルスを出力することにな
る。また一回目のトリガパルスの幅が単安定マル
チバイブレータ回路の設定時間より長い場合も動
作が異常となる。すなわち単安定マルチバイブレ
ータ回路の入力トリガパルスとしてはそのパルス
幅やくりかえし周波数に大巾な制限を加える必要
があり、任意に到来する入力トリガ信号には採用
できないものであつた。
回路においては、一回目のトリガパルスが到来
し、コンデンサ７が上述の充放電サイクルを行つ
た後に二回目のトリガパルスが到来するような場
合においては正常に動作するが、一回目の充放電
サイクルを終了しないうちに二回目のトリガパル
スが到来した場合は、コンデンサ７の充電電圧が
基準電圧に達するまでの時間が長くなり、設定時
間以上のパルス巾のパルスを出力することにな
る。また一回目のトリガパルスの幅が単安定マル
チバイブレータ回路の設定時間より長い場合も動
作が異常となる。すなわち単安定マルチバイブレ
ータ回路の入力トリガパルスとしてはそのパルス
幅やくりかえし周波数に大巾な制限を加える必要
があり、任意に到来する入力トリガ信号には採用
できないものであつた。
本発明の目的は入力トリガ信号の連続する間隔
やパルス巾に係りなく所定のパルス巾の出力を生
ずることができる単安定マルチバイブレータ回路
を提供することにある。
やパルス巾に係りなく所定のパルス巾の出力を生
ずることができる単安定マルチバイブレータ回路
を提供することにある。
本発明による単安定マルチバイブレータは、コ
ンデンサと、このコンデンサの端子間電圧が第１
の基準電圧に達したときに出力を発生する比較器
と、トリガ信号を受け当該トリガ信号を伝達する
かどうかを制御するゲート手段と、このゲート手
段の出力にトリガ信号が現われたことに応答して
前記コンデンサの充放電状態を切換え前記比較器
の出力に応答して前記コンデンサの充放電状態を
再度切換える回路手段と、前記ゲート手段の出力
にトリガ信号が現われたことに応答して前記コン
デンサの充電および放電状態にかかわらず前記ゲ
ート手段を閉状態にしてトリガ信号に伝達を禁止
させるようにするフリツプフロツプと、前記コン
デンサの端子間電圧を第２の基準電圧と比較する
ことにより前記コンデンサの充放電の１サイクル
が実質的に完了したことを検出して、前記フリツ
プフロツプが前記ゲート手段を開状態にしてトリ
ガ信号の伝達を許可させるように前記フリツプフ
ロツプを制御する制御手段とを備える。
ンデンサと、このコンデンサの端子間電圧が第１
の基準電圧に達したときに出力を発生する比較器
と、トリガ信号を受け当該トリガ信号を伝達する
かどうかを制御するゲート手段と、このゲート手
段の出力にトリガ信号が現われたことに応答して
前記コンデンサの充放電状態を切換え前記比較器
の出力に応答して前記コンデンサの充放電状態を
再度切換える回路手段と、前記ゲート手段の出力
にトリガ信号が現われたことに応答して前記コン
デンサの充電および放電状態にかかわらず前記ゲ
ート手段を閉状態にしてトリガ信号に伝達を禁止
させるようにするフリツプフロツプと、前記コン
デンサの端子間電圧を第２の基準電圧と比較する
ことにより前記コンデンサの充放電の１サイクル
が実質的に完了したことを検出して、前記フリツ
プフロツプが前記ゲート手段を開状態にしてトリ
ガ信号の伝達を許可させるように前記フリツプフ
ロツプを制御する制御手段とを備える。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第２図は本発明の一実施例であつて、第１図と
同じものには同一の番号を付してある。尚１５は
第１図と同じ従来の単安定マルチバイブレータ部
を示している。１０は第２の比較器で、第２の基
準電圧１１はほぼ０ボルトに設定されており、コ
ンデンサ７が放電していることを感知する。それ
によりＤ型フリツプフロツプ１２をリセツトし、
Ｑ出力を高レベルにし、ゲート１４を動作させ
る。このとき端子１よりトリガパルスが到来する
と、ゲート１４を通過し、タイミング回路２へ達
し、第１図と同く同様に単安定マルチバイブレー
タ回路は動作する。さらにゲート１４の出力は前
述のフリツプフロツプ１２のクロツク入力へも加
えられる。フリツプフロツプ１２のＤ入力は高レ
ベルに保たれているので、かかるクロツク入力に
よりＱ出力は反転し低レベルとなる。このためゲ
ート１４は非動通となり、その出力は入力トリガ
パルスの有無にかかわりなく低レベルになつてし
まい、従来の単安定マルチバイブレータ回路１５
へ予計なパルスが加えられることはない。したが
つて単安定マルチバイブレータ回路１５が異常動
作をおこすことはない。このトリガ入力禁止は単
安定マルチバイブレータ回路１５の充放電サイク
ルがほぼ終了したことを比較器１０が感知し、フ
リツプフロツプ１２をリセツトするまでつづく。
すなわち、単安定マルチバイブレータ回路１５が
動作中のほとんどを再トリガ禁止されるので誤動
作はさけられる。
同じものには同一の番号を付してある。尚１５は
第１図と同じ従来の単安定マルチバイブレータ部
を示している。１０は第２の比較器で、第２の基
準電圧１１はほぼ０ボルトに設定されており、コ
ンデンサ７が放電していることを感知する。それ
によりＤ型フリツプフロツプ１２をリセツトし、
Ｑ出力を高レベルにし、ゲート１４を動作させ
る。このとき端子１よりトリガパルスが到来する
と、ゲート１４を通過し、タイミング回路２へ達
し、第１図と同く同様に単安定マルチバイブレー
タ回路は動作する。さらにゲート１４の出力は前
述のフリツプフロツプ１２のクロツク入力へも加
えられる。フリツプフロツプ１２のＤ入力は高レ
ベルに保たれているので、かかるクロツク入力に
よりＱ出力は反転し低レベルとなる。このためゲ
ート１４は非動通となり、その出力は入力トリガ
パルスの有無にかかわりなく低レベルになつてし
まい、従来の単安定マルチバイブレータ回路１５
へ予計なパルスが加えられることはない。したが
つて単安定マルチバイブレータ回路１５が異常動
作をおこすことはない。このトリガ入力禁止は単
安定マルチバイブレータ回路１５の充放電サイク
ルがほぼ終了したことを比較器１０が感知し、フ
リツプフロツプ１２をリセツトするまでつづく。
すなわち、単安定マルチバイブレータ回路１５が
動作中のほとんどを再トリガ禁止されるので誤動
作はさけられる。
尚、基準電圧１１はちようど0Vにすると雑音
やバラツキで比較器の判定が狂うことがあるので
例えば0.1V程度にとればよい。こうするとコン
デンサの電圧が０〜0.1Vの間は再トリガが禁止
されなくなり誤動作することがありうるが、全体
に比してわずかのタイミングのため実用上問題は
少ない。必要に応じ、たとえばタイミング回路２
の出力（すなわちスイツチング素子３を駆動する
タイミングパルス）によつて、フリツプフロツプ
１２のリセツト入力をゲートすることによつて
（図示せず）リセツトのかかる区間をせばめ誤動
作をさらにへらすことが可能である。
やバラツキで比較器の判定が狂うことがあるので
例えば0.1V程度にとればよい。こうするとコン
デンサの電圧が０〜0.1Vの間は再トリガが禁止
されなくなり誤動作することがありうるが、全体
に比してわずかのタイミングのため実用上問題は
少ない。必要に応じ、たとえばタイミング回路２
の出力（すなわちスイツチング素子３を駆動する
タイミングパルス）によつて、フリツプフロツプ
１２のリセツト入力をゲートすることによつて
（図示せず）リセツトのかかる区間をせばめ誤動
作をさらにへらすことが可能である。
本発明は第２図に限定するものでなく、従来の
単安定マルチバイブレータ回路のすべてに適用で
きるものである。また、フリツプフロツプ１２と
してはＤ型に限らず、Ｔ型であつても全く同一の
動作をするので問題はない。
単安定マルチバイブレータ回路のすべてに適用で
きるものである。また、フリツプフロツプ１２と
してはＤ型に限らず、Ｔ型であつても全く同一の
動作をするので問題はない。
第１図は従来の単安定マルチバイブレータの一
例を示す回路図、第２図は本発明の一実施例を示
す回路図である。 １……入力端子、２……タイミング回路、３…
…スイツチング素子、４……放電手段、５，６…
…充電手段、７……コンデンサ、８，１１……規
準電圧、９，１０……比較手段、１２……フリツ
プフロツプ回路、１３……高レベルを設定する電
圧、１４……ゲート、１５……従来の単安定マル
チバイブレータ回路。
例を示す回路図、第２図は本発明の一実施例を示
す回路図である。 １……入力端子、２……タイミング回路、３…
…スイツチング素子、４……放電手段、５，６…
…充電手段、７……コンデンサ、８，１１……規
準電圧、９，１０……比較手段、１２……フリツ
プフロツプ回路、１３……高レベルを設定する電
圧、１４……ゲート、１５……従来の単安定マル
チバイブレータ回路。
Claims (1)
- １ コンデンサと、このコンデンサの端子間電圧
が第１の基準電圧に達したときに出力を発生する
比較器と、トリガ信号を受け当該トリガ信号を伝
達するかどうかを制御するゲート手段と、このゲ
ート手段の出力にトリガ信号が現われたことに応
答して前記コンデンサの充放電状態を切換え前記
比較器の出力に応答して前記コンデンサを充放電
状態を再度切換える回路手段と、前記ゲート手段
の出力にトリガ信号が現われたことに応答して前
記コンデンサの充電および放電状態にかかわらず
前記ゲート手段を閉状態にしてトリガ信号の伝達
を禁止させるようにするフリツプフロツプと、前
記コンデンサの端子間電圧を第２の基準電圧と比
較することにより前記コンデンサの充放電の１サ
イクルが実質的に完了したことを検出して、前記
フリツプフロツプが前記ゲート手段を開状態にし
てトリガ信号の伝達を許可させるように前記フリ
ツプフロツプを制御する制御手段とを備える単安
定マルチバイブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56061981A JPS57176825A (en) | 1981-04-24 | 1981-04-24 | Monostable multivibrator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56061981A JPS57176825A (en) | 1981-04-24 | 1981-04-24 | Monostable multivibrator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176825A JPS57176825A (en) | 1982-10-30 |
| JPH0161255B2 true JPH0161255B2 (ja) | 1989-12-27 |
Family
ID=13186860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56061981A Granted JPS57176825A (en) | 1981-04-24 | 1981-04-24 | Monostable multivibrator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176825A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151520A (ja) * | 1983-02-14 | 1984-08-30 | Matsushita Electric Ind Co Ltd | 単安定マルチバイブレ−タ |
| JPS59127335U (ja) * | 1983-02-17 | 1984-08-27 | パイオニア株式会社 | 単安定マルチバイブレ−タ |
| US7573393B2 (en) * | 2007-02-08 | 2009-08-11 | Allegro Microsystems, Inc. | Integrated fault output/fault response delay circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5272453U (ja) * | 1975-11-25 | 1977-05-30 | ||
| JPS5921549Y2 (ja) * | 1978-07-21 | 1984-06-26 | 日本電気株式会社 | 単安定マルチバイブレ−タ |
-
1981
- 1981-04-24 JP JP56061981A patent/JPS57176825A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176825A (en) | 1982-10-30 |
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