JPH0166697U - - Google Patents
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- Publication number
- JPH0166697U JPH0166697U JP1987163044U JP16304487U JPH0166697U JP H0166697 U JPH0166697 U JP H0166697U JP 1987163044 U JP1987163044 U JP 1987163044U JP 16304487 U JP16304487 U JP 16304487U JP H0166697 U JPH0166697 U JP H0166697U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- response
- response signal
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Dram (AREA)
Description
第１図は本考案の一実施例のブロツク図、第２
図は第１図の動作説明に供するタイムチヤート、
第３図は第１図のメモリＩＣを用いたシステムの
構成図である。 ８……応答信号発生回路、９……タイミング信
号発生回路、１０……応答信号出力回路。
図は第１図の動作説明に供するタイムチヤート、
第３図は第１図のメモリＩＣを用いたシステムの
構成図である。 ８……応答信号発生回路、９……タイミング信
号発生回路、１０……応答信号出力回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) メモリ制御信号に基づいて、書き込みある
いは読み出しのサイクルの終了に対応する応答信
号を発生する応答信号発生回路を設けたことを特
徴とするメモリＩＣ。 (2) 前記メモリ制御信号は、信号、
信号および信号であり、 前記応答信号発生回路は、前記メモリ制御信号
に基づいてメモリアクセスに対応するタイミング
信号を発生するタイミング信号発生回路と、 信号および前記タイミング信号に基づい
て応答信号を出力する応答信号出力回路とから成
り、 前記応答信号出力回路は、前記信号がア
ドレス信号として与えられるメモリセルと、前記
信号、前記メモリセルから読み出されたデ
ータおよび前記タイミング信号が与えられるゲー
ト回路とを含むものである前記実用新案登録請求
の範囲第１項に記載のメモリＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987163044U JPH0166697U (ja) | 1987-10-23 | 1987-10-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987163044U JPH0166697U (ja) | 1987-10-23 | 1987-10-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0166697U true JPH0166697U (ja) | 1989-04-28 |
Family
ID=31447416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987163044U Pending JPH0166697U (ja) | 1987-10-23 | 1987-10-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0166697U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203809B2 (en) | 1994-01-21 | 2007-04-10 | Renesas Technology Corp. | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157098A (ja) * | 1984-08-29 | 1986-03-22 | Oki Electric Ind Co Ltd | メモリ制御方式 |
-
1987
- 1987-10-23 JP JP1987163044U patent/JPH0166697U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157098A (ja) * | 1984-08-29 | 1986-03-22 | Oki Electric Ind Co Ltd | メモリ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203809B2 (en) | 1994-01-21 | 2007-04-10 | Renesas Technology Corp. | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
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