JPH0177027U - - Google Patents
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- Publication number
- JPH0177027U JPH0177027U JP1987171822U JP17182287U JPH0177027U JP H0177027 U JPH0177027 U JP H0177027U JP 1987171822 U JP1987171822 U JP 1987171822U JP 17182287 U JP17182287 U JP 17182287U JP H0177027 U JPH0177027 U JP H0177027U
- Authority
- JP
- Japan
- Prior art keywords
- memory
- delay time
- delay line
- delay
- written
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Pulse Circuits (AREA)
Description
第１図は本考案の一実施例を示すブロツク図、
第２図は本考案の別の実施例を示すブロツク図、
第３図は従来技術の一例を示すブロツク図である
。 １……遅延素子、２……遅延信号線、３……セ
レクタ、４……選択信号線、５……ＥＥＰＲＯＭ
、６……ＥＥＰＲＯＭデータ線、７……ＥＥＰＲ
ＯＭ制御線、８……シリアル−パラレル変換回路
＆デコーダ、９……入力端子、１０……出力端子
、１１……シリアルデータ線、１２……シリアル
制御線。
第２図は本考案の別の実施例を示すブロツク図、
第３図は従来技術の一例を示すブロツク図である
。 １……遅延素子、２……遅延信号線、３……セ
レクタ、４……選択信号線、５……ＥＥＰＲＯＭ
、６……ＥＥＰＲＯＭデータ線、７……ＥＥＰＲ
ＯＭ制御線、８……シリアル−パラレル変換回路
＆デコーダ、９……入力端子、１０……出力端子
、１１……シリアルデータ線、１２……シリアル
制御線。
Claims (1)
- 遅延時間を変更できるように作られたプログラ
マブル遅延線において、電気的に消去／書き込み
が可能なリード・オンリー・メモリを内蔵し該メ
モリの出力によつて前記遅延時間が決まることを
特徴とするプログラマブル遅延線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987171822U JPH0177027U (ja) | 1987-11-09 | 1987-11-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987171822U JPH0177027U (ja) | 1987-11-09 | 1987-11-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0177027U true JPH0177027U (ja) | 1989-05-24 |
Family
ID=31463827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987171822U Pending JPH0177027U (ja) | 1987-11-09 | 1987-11-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0177027U (ja) |
-
1987
- 1987-11-09 JP JP1987171822U patent/JPH0177027U/ja active Pending
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