JPH0179147U - - Google Patents
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- Publication number
- JPH0179147U JPH0179147U JP1987175352U JP17535287U JPH0179147U JP H0179147 U JPH0179147 U JP H0179147U JP 1987175352 U JP1987175352 U JP 1987175352U JP 17535287 U JP17535287 U JP 17535287U JP H0179147 U JPH0179147 U JP H0179147U
- Authority
- JP
- Japan
- Prior art keywords
- section
- serial transfer
- cpu
- status
- status display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012806 monitoring device Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
第１図は、この考案によるシリアル転送動作監
視装置の一実施例の全体構成図、第２図はこの考
案のステータス表示制御部の詳細な構成図、第３
図はこの考案によるステータス表示制御部の動作
タイムチヤート、第４図は従来のシリアル転送の
構成図である。 図において１はＣＰＵ部、２はシリアル転送部
、３はステータス表示部、４はコントロール信号
、５はアドレス信号、６はデータ信号、７はシリ
アルデータ信号、８はステータス表示制御部、９
はＣＰＵホールド信号、１０はラツチされたステ
ータス信号、１１は発振回路、１２は分周比設定
用スイツチ回路、１３は分周回路、１４Ａ〜１４
Ｅは単安定マルチバイブレータ、１５Ａ〜１５Ｄ
は遅延回路、１６はシリアル転送部のステータス
レジスタのアドレス設定用スイツチ回路、１７は
インバータ回路、１８Ａ〜１８Ｃは３ステート・
バツフア回路、１９はＤ型フリツプフロツプ回路
、２０はシリアル転送部のステータス・レジスタ
読み出し制御信号、２１はシリアル転送部のステ
ータスのアドレス出力制御信号、２２はステータ
ス読み込み制御信号、２３はステータス・ラツチ
信号、２４は論理素子の電源電圧である。なお、
図中同一あるいは相当部分には同一符号を付して
ある。
視装置の一実施例の全体構成図、第２図はこの考
案のステータス表示制御部の詳細な構成図、第３
図はこの考案によるステータス表示制御部の動作
タイムチヤート、第４図は従来のシリアル転送の
構成図である。 図において１はＣＰＵ部、２はシリアル転送部
、３はステータス表示部、４はコントロール信号
、５はアドレス信号、６はデータ信号、７はシリ
アルデータ信号、８はステータス表示制御部、９
はＣＰＵホールド信号、１０はラツチされたステ
ータス信号、１１は発振回路、１２は分周比設定
用スイツチ回路、１３は分周回路、１４Ａ〜１４
Ｅは単安定マルチバイブレータ、１５Ａ〜１５Ｄ
は遅延回路、１６はシリアル転送部のステータス
レジスタのアドレス設定用スイツチ回路、１７は
インバータ回路、１８Ａ〜１８Ｃは３ステート・
バツフア回路、１９はＤ型フリツプフロツプ回路
、２０はシリアル転送部のステータス・レジスタ
読み出し制御信号、２１はシリアル転送部のステ
ータスのアドレス出力制御信号、２２はステータ
ス読み込み制御信号、２３はステータス・ラツチ
信号、２４は論理素子の電源電圧である。なお、
図中同一あるいは相当部分には同一符号を付して
ある。
Claims (1)
- ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ）部と、ＣＰＵ部の制御に基づきシ
リアル転送を行なうシリアル転送部と、シリアル
転送部のステータスをＣＰＵ部の動作と独立に読
み出すステータス表示制御部と、ステータス表示
制御部の出力及びＣＰＵ部の出力を表示するステ
ータス表示部をシリアル転送の送信側と受信側に
それぞれ備えていることを特徴とするシリアル転
送監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987175352U JPH0179147U (ja) | 1987-11-17 | 1987-11-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987175352U JPH0179147U (ja) | 1987-11-17 | 1987-11-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0179147U true JPH0179147U (ja) | 1989-05-26 |
Family
ID=31467146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987175352U Pending JPH0179147U (ja) | 1987-11-17 | 1987-11-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0179147U (ja) |
-
1987
- 1987-11-17 JP JP1987175352U patent/JPH0179147U/ja active Pending
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