JPH018025Y2 - - Google Patents
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- Publication number
- JPH018025Y2 JPH018025Y2 JP1981047861U JP4786181U JPH018025Y2 JP H018025 Y2 JPH018025 Y2 JP H018025Y2 JP 1981047861 U JP1981047861 U JP 1981047861U JP 4786181 U JP4786181 U JP 4786181U JP H018025 Y2 JPH018025 Y2 JP H018025Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input
- integrator
- pulse width
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案は、被測定電圧をその大きさに対応した
パルス幅に変換する電圧パルス幅変換器に関す
る。更に詳しくは、入力増幅部のスパン調を不要
にした電圧パルス幅変換器に関する。
パルス幅に変換する電圧パルス幅変換器に関す
る。更に詳しくは、入力増幅部のスパン調を不要
にした電圧パルス幅変換器に関する。
従来より二重積分形のアナログデイジタル変換
器（以下単にＡ／Ｄ変換器と略す）が知られてい
る。二重積分形Ａ／Ｄ変換器は、入力未知電圧を
一定期間積分しその後基準電圧を折り返し積分し
折り返し積分開始時からこの出力が或る一定値
（例えば零電位）を切るまでの時間幅が入力未知
電圧に比例することを利用しこの時間幅をパルス
数に変換しこのパルス数をその出力とするもので
ある。
器（以下単にＡ／Ｄ変換器と略す）が知られてい
る。二重積分形Ａ／Ｄ変換器は、入力未知電圧を
一定期間積分しその後基準電圧を折り返し積分し
折り返し積分開始時からこの出力が或る一定値
（例えば零電位）を切るまでの時間幅が入力未知
電圧に比例することを利用しこの時間幅をパルス
数に変換しこのパルス数をその出力とするもので
ある。
第１図は、二重積分形Ａ／Ｄ変換器に用いられ
る電圧パルス幅変換器の従来例を示す電気的接続
図である。電圧パルス幅変換器は、前述したよう
に被測定電圧をその大きさに対応したパルス幅に
変換するものである。同図において、抵抗R1、
演算増幅器U1及び可変抵抗RVとで構成される回
路が入力増幅器を構成している。入力増幅器は前
置増幅器ともいわれ、被測定電圧Vioを適当な大
きさのレベルに変換する。抵抗R2，R3、抵抗R3
の一端に接続された基準電圧ES、スイツチSW1，
SW2、演算増幅器U2、キヤパシタＣ、キヤパシ
タＣの両端に接続されたスイツチSW3とで構成さ
れた回路は積分器を構成している。積分器は、入
力増幅器の出力V1と基準電圧ESをスイツチSW1，
SW2で切換えて積分する。
る電圧パルス幅変換器の従来例を示す電気的接続
図である。電圧パルス幅変換器は、前述したよう
に被測定電圧をその大きさに対応したパルス幅に
変換するものである。同図において、抵抗R1、
演算増幅器U1及び可変抵抗RVとで構成される回
路が入力増幅器を構成している。入力増幅器は前
置増幅器ともいわれ、被測定電圧Vioを適当な大
きさのレベルに変換する。抵抗R2，R3、抵抗R3
の一端に接続された基準電圧ES、スイツチSW1，
SW2、演算増幅器U2、キヤパシタＣ、キヤパシ
タＣの両端に接続されたスイツチSW3とで構成さ
れた回路は積分器を構成している。積分器は、入
力増幅器の出力V1と基準電圧ESをスイツチSW1，
SW2で切換えて積分する。
U3は、積分器の出力V2と零電位とを比較する
比較器である。比較器U2の出力VOUTが、第１図
に示す回路の出力となる。図に示す回路の、各ス
イツチ類の制御は制御部（図示せず）が行う。制
御部としては、例えばマイクロコンピユータが用
いられる。このように構成された回路の動作を概
説すれば以下のとおりである。
比較器である。比較器U2の出力VOUTが、第１図
に示す回路の出力となる。図に示す回路の、各ス
イツチ類の制御は制御部（図示せず）が行う。制
御部としては、例えばマイクロコンピユータが用
いられる。このように構成された回路の動作を概
説すれば以下のとおりである。
入力未知電圧Vioは、入力増幅器で適当な大き
さのレベルV1に変換される。この電圧V1は、続
く積分器で一定期間Ｔだけ積分される。このとき
のスイツチの状態は、SW1がオン、SW2，SW3が
オフである。第２図は積分器の出力波形を示す図
である。V1が積分されている期間、出力波形は
図に示すように徐々に上昇する。入力電圧V1を
期間Ｔだけ積分した後、今度は基準電圧ESを折り
返し積分する。このときのスイツチの状態は、
SW2がオン、SW1，SW3がオフである。積分器の
出力V2が零レベルを切る瞬間、比較器U3の出力
VOUTが立下る。その後、スイツチSW3がオンに
なり積分器はリセツトされる。ここで、基準電圧
ESを積分している時間は、入力電圧Vioの大きさ
に対応したものとなる。そこで、この時間幅を比
較器U3から取出すようにしてやれば、第１図に
示す回路を電圧パルス幅変換器として利用するこ
とができる。
さのレベルV1に変換される。この電圧V1は、続
く積分器で一定期間Ｔだけ積分される。このとき
のスイツチの状態は、SW1がオン、SW2，SW3が
オフである。第２図は積分器の出力波形を示す図
である。V1が積分されている期間、出力波形は
図に示すように徐々に上昇する。入力電圧V1を
期間Ｔだけ積分した後、今度は基準電圧ESを折り
返し積分する。このときのスイツチの状態は、
SW2がオン、SW1，SW3がオフである。積分器の
出力V2が零レベルを切る瞬間、比較器U3の出力
VOUTが立下る。その後、スイツチSW3がオンに
なり積分器はリセツトされる。ここで、基準電圧
ESを積分している時間は、入力電圧Vioの大きさ
に対応したものとなる。そこで、この時間幅を比
較器U3から取出すようにしてやれば、第１図に
示す回路を電圧パルス幅変換器として利用するこ
とができる。
第２図の1は、2よりも入力電圧が大きい場合
を示している。折り返し積分開始時から、零レベ
ルを切るまでの時間は、1に関する時間TW1が2
に関する時間TW2よりも大きい。上述したような
従来の回路では、入力増幅器のスパン調用可変抵
抗RVの値が温度変化等により変動するとその出
力値V1の値が変化し測定誤差となる。また、可
変抵抗を用いると調整のための工数がかかつてし
まう。
を示している。折り返し積分開始時から、零レベ
ルを切るまでの時間は、1に関する時間TW1が2
に関する時間TW2よりも大きい。上述したような
従来の回路では、入力増幅器のスパン調用可変抵
抗RVの値が温度変化等により変動するとその出
力値V1の値が変化し測定誤差となる。また、可
変抵抗を用いると調整のための工数がかかつてし
まう。
本考案は、このような点に鑑みてなされたもの
で、前記基準電圧ESの他に第２の基準電圧ERを
入力増幅器の入口に設け、この基準電圧ERの積
分結果に応じて入力電圧Vioの積分時間Ｔを可変
するようにして入力増幅器のスパン調用可変抵抗
を不要にした電圧パルス幅変換器を実現したもの
である。以下、図面を参照して本考案を詳細に説
明する。
で、前記基準電圧ESの他に第２の基準電圧ERを
入力増幅器の入口に設け、この基準電圧ERの積
分結果に応じて入力電圧Vioの積分時間Ｔを可変
するようにして入力増幅器のスパン調用可変抵抗
を不要にした電圧パルス幅変換器を実現したもの
である。以下、図面を参照して本考案を詳細に説
明する。
第３図は、本考案の一実施例を示す電気的接続
図である。第１図に示すと同一のものは同一の番
号を付して示す。第１図に示す従来例と異なる点
は以下のとおりである。先ず、入力増幅器の前段
部に第２の基準電圧ERが設けられている。入力
未知電圧Vioと基準電圧ERは、それぞれスイツチ
SW4，SW5を介して入力増幅器に接続される。ま
た、増幅器U1の帰還抵抗が可変抵抗RVの代わり
に抵抗R4が用いられている。このように構成さ
れた回路の動作を以下に説明する。
図である。第１図に示すと同一のものは同一の番
号を付して示す。第１図に示す従来例と異なる点
は以下のとおりである。先ず、入力増幅器の前段
部に第２の基準電圧ERが設けられている。入力
未知電圧Vioと基準電圧ERは、それぞれスイツチ
SW4，SW5を介して入力増幅器に接続される。ま
た、増幅器U1の帰還抵抗が可変抵抗RVの代わり
に抵抗R4が用いられている。このように構成さ
れた回路の動作を以下に説明する。
先ず、入力電圧Vioが積分される場合について
考える。このとき、スイツチSW4がオン、スイツ
チSW5がオフである。１つの積分サイクルにつき
次式が成立する。
考える。このとき、スイツチSW4がオン、スイツ
チSW5がオフである。１つの積分サイクルにつき
次式が成立する。
V1／R2Ｔ＝ES／R3TW (1)
ここで、抵抗値として各抵抗を示す符号をその
まま用いた。V1は、入力電圧Vioが入力増幅器で
適当な値に変換されたものである。Ｔは、前述し
た積分時間である。TWは、比較器U3の出力パル
ス幅である。次に、第２の基準電圧ERが積分さ
れる場合について考える。このときは、SW5がオ
ンにSW4がオフになる。１つの積分サイクルにつ
き次式が成立する。
まま用いた。V1は、入力電圧Vioが入力増幅器で
適当な値に変換されたものである。Ｔは、前述し
た積分時間である。TWは、比較器U3の出力パル
ス幅である。次に、第２の基準電圧ERが積分さ
れる場合について考える。このときは、SW5がオ
ンにSW4がオフになる。１つの積分サイクルにつ
き次式が成立する。
VR／R2Ｔ＝ES／R3TWR (2)
ここで、VRは基準電圧ERが入力増幅器が適当
な値に変換されたものである。TWRは比較器U3の
出力パルス幅である。
な値に変換されたものである。TWRは比較器U3の
出力パルス幅である。
今、入力増幅器の抵抗が変化したとする。増幅
器の出力はVRから（VR±ΔVR）に変化する。電
圧（VR±ΔVR）の１積分サイクルにつき次式が
成立する。
器の出力はVRから（VR±ΔVR）に変化する。電
圧（VR±ΔVR）の１積分サイクルにつき次式が
成立する。
（VR±ΔVR）／R2Ｔ＝ES／R3（TWR±ΔTR）(3)
ここで、ΔTRは入力電圧の変化に伴い比較器
U3の出力パルス幅の変化分である。また、入力
未知電圧も当然変化して次式のようになる。
U3の出力パルス幅の変化分である。また、入力
未知電圧も当然変化して次式のようになる。
（V1±ΔV1）／R2Ｔ＝ES／R3（TW±ΔTW） (4)
ここで、ΔV1及びΔTWはそれぞれの変化分で
ある。
ある。
今、(3)式において出力パルス幅の変化分ΔTR＝
０となるように積分時間ＴをΔTだけ変化させる
と次式が成立する。
０となるように積分時間ＴをΔTだけ変化させる
と次式が成立する。
（VR±ΔVR）／R2（Ｔ±ΔT）＝ES／R3TWR (5)
制御回路（図示せず）は(3)式におけるTWR及び
ΔTRを知ることができるので、比例演算により
ΔTを算出することができる。（V1±ΔV1）を
（Ｔ±ΔT）だけ積分すると１積分サイクルにつ
き次式が成立する。
ΔTRを知ることができるので、比例演算により
ΔTを算出することができる。（V1±ΔV1）を
（Ｔ±ΔT）だけ積分すると１積分サイクルにつ
き次式が成立する。
（V1±ΔV1）／R2（Ｔ±ΔT）
＝V1±ΔV1／VR±ΔVR・ES／R3TWR (6)
一方
V1±ΔV1／VR±ΔVR＝V1（１±ΔV1／V1）／VR（１±
ΔVR／VR）(7) (7)式を(6)式に代入すると、(6)式は次式のように
なる。
ΔVR／VR）(7) (7)式を(6)式に代入すると、(6)式は次式のように
なる。
（V1±ΔV1）／R2（Ｔ±ΔT）＝ES／R3TW (8)
(8)式は、積分器の入力電圧がV1から（V1±
ΔV1）に変化した場合でも、出力パルス幅はV1
に対応したTWとなる。従つて、正確なパルス幅
を出力することができる。
ΔV1）に変化した場合でも、出力パルス幅はV1
に対応したTWとなる。従つて、正確なパルス幅
を出力することができる。
第４図は、積分器の出力波形を示す図である。
同図において、3は正常状態時の出力波形であ
る。4は、積分器の入力電圧がV1から（V1±
ΔV1）に変化したときの出力波形である。5は、
積分時間をΔTだけ補正したときの出力波形であ
る。比較器の出力パルス幅は、3の場合と等しく
なつている。上述の説明では、入力増幅器の抵抗
が変化した場合について説明したが、積分器の抵
抗が変化した場合についても同様である。本考案
によれば、入力積分時間の補正をハード的に行つ
ているので高速の電圧パルス幅変換を行うことが
できる。なお、積分時間のＴの補正は、各積分サ
イクルごとに行う必要はない。例えば、10変換サ
イクルに１の割合であつてもよい。また、演算増
幅器U1の正入力端子は接地しないで、バイアス
用の電圧を印加するようにしてもよい。図に示す
積分形の電圧パルス幅変換器は入力０付近で動作
不安定となるため、バイアス電圧を与える場合が
多い。
同図において、3は正常状態時の出力波形であ
る。4は、積分器の入力電圧がV1から（V1±
ΔV1）に変化したときの出力波形である。5は、
積分時間をΔTだけ補正したときの出力波形であ
る。比較器の出力パルス幅は、3の場合と等しく
なつている。上述の説明では、入力増幅器の抵抗
が変化した場合について説明したが、積分器の抵
抗が変化した場合についても同様である。本考案
によれば、入力積分時間の補正をハード的に行つ
ているので高速の電圧パルス幅変換を行うことが
できる。なお、積分時間のＴの補正は、各積分サ
イクルごとに行う必要はない。例えば、10変換サ
イクルに１の割合であつてもよい。また、演算増
幅器U1の正入力端子は接地しないで、バイアス
用の電圧を印加するようにしてもよい。図に示す
積分形の電圧パルス幅変換器は入力０付近で動作
不安定となるため、バイアス電圧を与える場合が
多い。
以上、詳細に説明したように、本考案によれば
入力増幅器の抵抗が変化してもその変化分を補正
でき従つて入力増幅器のスパン調用可変抵抗を不
要にした電圧パルス幅変換器を実現することがで
きる。
入力増幅器の抵抗が変化してもその変化分を補正
でき従つて入力増幅器のスパン調用可変抵抗を不
要にした電圧パルス幅変換器を実現することがで
きる。
第１図は、電圧パルス幅変換器の従来例を示す
電気的接続図、第２図は積分器の出力波形を示す
図である。第３図は、本考案の一実施例を示す電
気的接続図、第４図は積分器の出力波形を示す図
である。 R1乃至R4……抵抗、RV……可変抵抗、U1，U2
……演算増幅器、U3……比較器、SW1乃至SW4
……スイツチ、ES，ER……基準電圧。
電気的接続図、第２図は積分器の出力波形を示す
図である。第３図は、本考案の一実施例を示す電
気的接続図、第４図は積分器の出力波形を示す図
である。 R1乃至R4……抵抗、RV……可変抵抗、U1，U2
……演算増幅器、U3……比較器、SW1乃至SW4
……スイツチ、ES，ER……基準電圧。
Claims (1)
- 【実用新案登録請求の範囲】 入力電圧を或る時間Ｔ（入力積分時間Ｔと言う）
だけ積分し、その後第１の基準電圧Esを逆方向へ
積分し、入力電圧を第１の基準電圧の積分時間
Tw（変換積分時間Twと言う）に変換する積分器
と、この積分器の出力を受けて入力電圧に対応し
たパルス幅を発生する比較器とを備えた電圧パル
ス幅変換器において、 被測定電圧と、第２の基準電圧ERのいずれか
一方を選択して増幅する増幅回路と、 この増幅回路の出力と前記第１の基準電圧ESを
切替えて前記積分器に加えるスイツチ手段と、 第２の基準電圧ERを選択時の増幅回路の出力
を積分器に加えた時の変換積分時間TW1をもとに
スイツチ手段を制御することで前記入力積分時間
Ｔを変化させ増幅回路と積分器のゲイン変動を補
正する制御部と、 を備えた電圧パルス幅変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981047861U JPH018025Y2 (ja) | 1981-04-02 | 1981-04-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981047861U JPH018025Y2 (ja) | 1981-04-02 | 1981-04-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57160247U JPS57160247U (ja) | 1982-10-07 |
| JPH018025Y2 true JPH018025Y2 (ja) | 1989-03-02 |
Family
ID=29844630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981047861U Expired JPH018025Y2 (ja) | 1981-04-02 | 1981-04-02 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH018025Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53118351A (en) * | 1977-03-26 | 1978-10-16 | Omron Tateisi Electronics Co | A/d converter |
-
1981
- 1981-04-02 JP JP1981047861U patent/JPH018025Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57160247U (ja) | 1982-10-07 |
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