JPH01807A - current mirror circuit - Google Patents

current mirror circuit

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JPH01807A
JPH01807A JP62-154488A JP15448887A JPH01807A JP H01807 A JPH01807 A JP H01807A JP 15448887 A JP15448887 A JP 15448887A JP H01807 A JPH01807 A JP H01807A
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JP
Japan
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circuit
voltage
current mirror
current
input terminal
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JP62-154488A
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JPS64807A (en
JPH0547124B2 (en
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和男 加藤
秀夫 佐藤
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はカレントミラー回路に係り、特に高周波信号の
演算に適したカレントミラー回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a current mirror circuit, and particularly to a current mirror circuit suitable for calculating high frequency signals.

〔従来の技術〕[Conventional technology]

カレントミラー回路は、電流の演算回路を構成するのに
利用される。例えば、最も簡単な演算として、一定の係
数回路が、エミツタ面積比を所望の係数に合わせたカレ
ントミラー回路により構成される。このようなカレント
ミラー回路については、グレーベン著、バイポーラ・ア
ンド・モス・アナログ・インチグレート・サーキット・
デザイン、1984.ジョンウィリー社、第4章(グラ
−ペン著、「バイポーラとモスアナログ集積回路」)(
A 、 B 、 Graben、Bipolar an
d MOS AnalogIntegrated C1
rcuits Design、 1984、Johon
 Wiley& 5ons、Cpt、4)において論じ
られている。
A current mirror circuit is used to configure a current calculation circuit. For example, as the simplest calculation, a constant coefficient circuit is constructed by a current mirror circuit in which the emitter area ratio is adjusted to a desired coefficient. Such current mirror circuits are discussed in the book Bipolar and Moss Analog Inch Great Circuits by Graben.
Design, 1984. John Wiley Publishing, Chapter 4 (Grapen, "Bipolar and MOS Analog Integrated Circuits") (
A, B, Graben, Bipolar an
dMOS Analog Integrated C1
rcuits Design, 1984, John
Discussed in Wiley & 5ons, Cpt, 4).

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

カレントミラー回路の入力側は、通常1個又は複数個の
順方向ダイオード回路で構成される。第2図は、カレン
トミラー回路を用いた2倍回蕗の例を示す。この回路の
入力端子111は、トランジスタ151,152のベー
ス・エミッタ間電圧をともにVBEとすると、基準(接
地)電圧より2VBBだけ高い電圧にある。従って、入
力電圧をVzとしたとき、各トランジスタは同じものと
すればトランジスタ153,154合計のエミッタ面積
はトランジスタ151のそれの2倍になるから出力電流
Ioは IO:211:2  (Vz  2VBE)/Rtとな
って、電圧vB已に依存する。このため、電圧VIIE
が温度などによって変化すると出力電流I。
The input side of the current mirror circuit is usually composed of one or more forward diode circuits. FIG. 2 shows an example of double rotation using a current mirror circuit. The input terminal 111 of this circuit is at a voltage higher than the reference (ground) voltage by 2VBB, where the base-emitter voltages of the transistors 151 and 152 are both VBE. Therefore, when the input voltage is Vz and each transistor is the same, the total emitter area of transistors 153 and 154 is twice that of transistor 151, so the output current Io is IO:211:2 (Vz 2VBE) /Rt, which depends on the voltage vB. For this reason, the voltage VIIE
When changes due to temperature etc., the output current I.

も変化し、低い信号源電圧Vl(特に高周波域では扱う
電圧が低い)で使用すると、出力電流I。
When used with a low signal source voltage Vl (especially low voltage in the high frequency range), the output current I.

の変化も大きくなるという問題があった。There was a problem in that the changes in

本発明の目的は、トランジスタ特性の変動があっても、
低電圧、とくに高周波も入力信号に対して精度よく演算
を行えるカレントミラー回路を提供するにある。
The purpose of the present invention is to
It is an object of the present invention to provide a current mirror circuit that can perform calculations with high precision on input signals even at low voltages, especially high frequencies.

〔問題点を解決するための手段〕[Means for solving problems]

上記の目的は、入力側と出力側トランジスタの各エミッ
タを接続した共通端子と接地間に、可変インピーダンス
回路又は可変電圧回路により構成された制御回路を挿入
し、入力点の電圧変化が生じると上記制御回路によって
入力端子電圧の変化を打ち消すような負帰還ループを設
けることにより達成される。
The purpose of the above is to insert a control circuit composed of a variable impedance circuit or a variable voltage circuit between the common terminal connecting the emitters of the input and output transistors and the ground, and when a voltage change at the input point occurs, the This is achieved by providing a negative feedback loop that cancels out changes in the input terminal voltage using the control circuit.

〔作用〕[Effect]

入力端子電圧が温度変動等により変化すると、負帰還回
路により制御回路の入力端子電圧が変化し、それにより
カレントミラー回路の入力端子電圧が一定に保たれる。
When the input terminal voltage changes due to temperature fluctuations or the like, the input terminal voltage of the control circuit changes due to the negative feedback circuit, thereby keeping the input terminal voltage of the current mirror circuit constant.

この結果、低入力電圧のときでも出力電流の変動がなく
、高精度な演算が可能となる。
As a result, there is no fluctuation in the output current even when the input voltage is low, making it possible to perform highly accurate calculations.

〔実施例〕〔Example〕

以下、本発明の一実施例を第1図により説明する。同図
において、カレントミラー演算回路100の入力端11
1〜115には抵抗R1〜R+sを介して信号電圧V 
l ” V sが印加される。カレントミラー回路10
0の共通端子105と入力端子115との間には負帰還
制御回路200が挿入されている。負帰還制御回路20
0は、可変インピーダンス素子としてのトランジスタ2
20と差動増幅器210で構成されている。差動増幅器
210の基準入力端子211には、入力端子115の目
標とする電圧としての基準電圧(図示せず)が与えられ
る。そしてこの電圧の大きさは、カレントミラー演算回
路100の入力端子115の順方向ダイオードの電圧よ
りも僅かに高い電圧であり、従来の第2図の場合のVI
E程度の値である。
An embodiment of the present invention will be described below with reference to FIG. In the same figure, the input terminal 11 of the current mirror calculation circuit 100
1 to 115 are connected to a signal voltage V via resistors R1 to R+s.
l ” V s is applied. Current mirror circuit 10
A negative feedback control circuit 200 is inserted between the 0 common terminal 105 and the input terminal 115. Negative feedback control circuit 20
0 is transistor 2 as a variable impedance element
20 and a differential amplifier 210. A reference voltage (not shown) as a target voltage of the input terminal 115 is applied to the reference input terminal 211 of the differential amplifier 210. The magnitude of this voltage is slightly higher than the voltage of the forward diode of the input terminal 115 of the current mirror arithmetic circuit 100, and the magnitude of the voltage is slightly higher than the voltage of the forward diode of the input terminal 115 of the current mirror operation circuit 100.
The value is about E.

以上のような構成において、負帰還回路200は、カレ
ントミラー演算回路入力端子145の電圧を、増幅器2
10の基準入力211の電圧と等いくするようにトラン
ジスタ220の電流を調整する。この結果、入力端子1
15のみでなく、順方向電圧がほぼ等いし構成の各入力
端子電圧111〜114も同じ基準値になるよう制御さ
れることになる。したがって、入力端子115には、他
の演算入力111〜114の演算入力電圧■1〜V4の
平均値程度の電圧v6を印加しておけば、演算回路10
0や出力電流Ioは温度変動等に依存せずに、入力V 
1 = V 4で決まるIo= f (Vz、 Vll
、 Va、 Va)で与えられる出力となる。
In the above configuration, the negative feedback circuit 200 converts the voltage of the current mirror calculation circuit input terminal 145 into the amplifier 2
The current of the transistor 220 is adjusted so as to be equal to the voltage of the reference input 211 of No. 10. As a result, input terminal 1
Not only input terminal voltage 15 but also input terminal voltages 111 to 114 whose forward voltages are approximately equal are controlled to the same reference value. Therefore, if a voltage v6 approximately equal to the average value of the calculation input voltages 1 to V4 of the other calculation inputs 111 to 114 is applied to the input terminal 115, the calculation circuit 10
0 and output current Io do not depend on temperature fluctuations, etc.
1 = V 4 determined by Io = f (Vz, Vll
, Va, Va).

ここで、カレントミラーの演算回路100としては多様
な回路が考えられ、それは第2図で説明した2倍回路で
もよい。また他の例として加算。
Here, various circuits can be considered as the current mirror arithmetic circuit 100, and it may be the double circuit described in FIG. 2. Another example is addition.

減算等もあり、それらをここで列挙しておく。There are also subtractions, etc., and I will list them here.

第3図は2つのカレントミラーを並列接続した加算回路
である。入力端子111からの電流工1と入力端子11
2からの電流工2は出力端子130においては次のよう
に加算される。
FIG. 3 shows an adder circuit in which two current mirrors are connected in parallel. Current wire 1 and input terminal 11 from input terminal 111
The current flow 2 from 2 is added at the output terminal 130 as follows.

Io:Iz+Iz 第4図は同じく加算回路で入力端子111゜112は1
個のカレントミラー回路に並列に設けられている。演算
式は第3図のそれと同じである。
Io: Iz+Iz Figure 4 shows the same adder circuit, and input terminals 111° and 112 are 1.
The current mirror circuits are provided in parallel. The calculation formula is the same as that in FIG.

第5図は減算回路の例を示す。出カニ0はIo:Ix 
 I2 となる。
FIG. 5 shows an example of a subtraction circuit. Out crab 0 is Io:Ix
It becomes I2.

第6図も同じく減算回路を示している。演算式は第5図
のそれと同一であるが、第6図の回路はNPNトランジ
スタのみで構成されているため、第5図の回路に比較し
てより高速動作が可能である。
FIG. 6 also shows a subtraction circuit. The calculation formula is the same as that in FIG. 5, but since the circuit in FIG. 6 is composed of only NPN transistors, it can operate at higher speed than the circuit in FIG.

第7図は乗、除算回路の一実施例を示す。この回路は、
入力段を構成する3個のカレントミラー対と、ベース電
圧が固定された差動対のトランジスタ出力段から構成さ
れている。各入力端子111゜112.113へ流入す
る入力電流をIt、Iz。
FIG. 7 shows an embodiment of the multiplication/division circuit. This circuit is
It consists of three current mirror pairs constituting an input stage and a differential pair of transistor output stages with fixed base voltages. The input currents flowing into each input terminal 111, 112, and 113 are It and Iz.

■3とし、出力端子130a、130bの出力電流をI
or、 IO2とすると、各電流に次の関数が成り立つ I o工/ I 02: I 1/ I 2I ot+
 I 02= I 1 したがって出力電流Ioz、 Io2はIox=Iz/
 (Lz+I3)  ・IfI02=I3/ (I2+
I3)  ・11となる。この演算式は限定された乗、
除算を示しているが、この形はCRTデイスプレー装置
のブライトネス信号調整回路に適用して有効なものであ
る。
■3, and the output current of output terminals 130a and 130b is I
or, IO2, the following function holds true for each current: I 1/I 2I ot+
I02=I1 Therefore, the output current Ioz, Io2 is Iox=Iz/
(Lz+I3) ・IfI02=I3/ (I2+
I3) ・It becomes 11. This arithmetic expression is a limited power,
Although division is shown, this form is useful for application to brightness signal conditioning circuits in CRT display devices.

以上のような演算回路を第1図のカレン1−ミラー演算
回路100として用いれば、各入力端子の電圧が一定に
制御されるから精度のよい演算が可能となり、カレント
ミラー回路の高周波での良好な特性を生かして、例えば
100MHzで5v以下の低電圧動作が可能になる。
If the arithmetic circuit as described above is used as the current mirror arithmetic circuit 100 in FIG. Taking advantage of these characteristics, it becomes possible to operate at a low voltage of 5 V or less at 100 MHz, for example.

次に本発明の他の実施例を説明する。第8図はその一実
施例であり、第1図と同−物若しくは等個物は同一符号
で示している。第8図の回路は、カレントミラー演算回
路として簡単な2倍係数であり、入力段のトランジスタ
151に対し出力段のトランジスタ155,156は2
倍のエミッタ面積を有している。トランジスタ153,
154と抵抗175の回路は、温度変動等に対して入力
段の端子゛に圧とほとんど等しい端子電圧を得るための
入力端子電圧検出回路を構成しており、入力側のトラン
ジスタ151,155等と同一種、同一寸法のトランジ
スタで構成されている。したがって、端子115の電圧
は端子111の電圧と温度変化も含めてほとんど等しく
なる。
Next, another embodiment of the present invention will be described. FIG. 8 shows one embodiment, and the same or similar parts as in FIG. 1 are indicated by the same reference numerals. The circuit of FIG. 8 is a simple doubling coefficient as a current mirror operation circuit, and the transistors 155 and 156 of the output stage are 2 times the transistor 151 of the input stage.
It has twice the emitter area. transistor 153,
The circuit of 154 and resistor 175 constitutes an input terminal voltage detection circuit for obtaining a terminal voltage almost equal to the voltage at the input stage terminal against temperature fluctuations, etc. They are made up of transistors of the same type and size. Therefore, the voltage at terminal 115 is almost equal to the voltage at terminal 111, including temperature changes.

端子115の電圧は、差動増幅器210の一方の入力へ
印加され、他方の入力には抵抗176゜177の分圧に
よりVBなる基準電圧が与えられている。増幅器210
の出力は、演算回路の共通端子105と接地間に挿入さ
れた可変インピーダンス素子としてのトランジスタ22
0のベース電極へ接続されている。したがって、上記の
負帰還制御レープにより端子115の電圧(″:端子1
11の電圧)はVaに等しくなる。その場合の出力丁0
 は Io:2  (VI  Va)/R となり、Vaが変動しないから安定な2倍係数回路とな
る。
The voltage at the terminal 115 is applied to one input of the differential amplifier 210, and the other input is given a reference voltage VB by the voltage division of the resistors 176 and 177. amplifier 210
The output of the transistor 22 as a variable impedance element inserted between the common terminal 105 of the arithmetic circuit and ground
0 base electrode. Therefore, the voltage at terminal 115 ('': terminal 1
11) is equal to Va. Output 0 in that case
is Io:2 (VI Va)/R, and since Va does not fluctuate, it becomes a stable double coefficient circuit.

第9図は本発明の他の一実施例を示すもので、位相同期
回路の主要部を示している。すなわち、位相弁別回路3
00とその出力スイッチ321゜322、抵抗351と
コンデンサ350から成るフィルタ、電流制御発振器(
エミッタ結合マルチバイブレータ)160とその定電流
制御回路トランジスタ151〜153.バイアス用定電
流源168、電流加算点の制御回路200などから構成
されている。この回路における制御の一つの目的は、電
流流入点111の電圧を常にスイッチ321.322の
分圧点の電圧に等しくなるように制御して1発振器の制
御安定度を向上することである。そのため、加算点11
1の制御すべき基準電圧は位相弁別回路300の出力ス
イッチ321゜322と同様な構成の分圧回路トランジ
スタ221゜222で与えられる。そうすることにより
、位相弁別回路300の出力パルスのオーバラップ時の
電圧は基準電圧と等しくできるので、オーバラップ分は
発振器側のオフセットにならない。
FIG. 9 shows another embodiment of the present invention, showing the main parts of a phase locked circuit. That is, the phase discrimination circuit 3
00 and its output switches 321 and 322, a filter consisting of a resistor 351 and a capacitor 350, and a current controlled oscillator (
emitter-coupled multivibrator) 160 and its constant current control circuit transistors 151 to 153. It is comprised of a bias constant current source 168, a current addition point control circuit 200, and the like. One purpose of the control in this circuit is to improve the control stability of one oscillator by controlling the voltage at the current inflow point 111 to always be equal to the voltage at the voltage division points of the switches 321 and 322. Therefore, additional points 11
The reference voltage to be controlled is given by voltage divider circuit transistors 221 and 222 having the same configuration as the output switches 321 and 322 of the phase discrimination circuit 300, respectively. By doing so, the voltage when the output pulses of the phase discrimination circuit 300 overlap can be made equal to the reference voltage, so that the overlap does not become an offset on the oscillator side.

加算点111の基準電圧としては、Vcc/2か、若し
くはそれに近いVccの比率電圧である。したがって、
その場合、増幅器210とそのバイアス回路にはCMO
8のインバータアンプを用いることもできる。
The reference voltage of the addition point 111 is Vcc/2 or a ratio voltage of Vcc close to it. therefore,
In that case, amplifier 210 and its bias circuit include CMO
8 inverter amplifiers can also be used.

以上、本発明を実施例により詳細に説明してきたが、本
発明は実施例にのみ限定されるものではなく、カレント
ミラー回路にMO3回路、MOSとバイポーラの複合回
路などを用いた、種々の回路形式に対し適用できること
は明らかである。
Although the present invention has been explained in detail by examples above, the present invention is not limited to the examples only, and can be applied to various circuits using current mirror circuits, MO3 circuits, MOS and bipolar composite circuits, etc. It is clear that it can be applied to formats.

[発明の効果〕 本発明によれば、カレントミラー回路を低い電圧信号源
で精度よく動作させることができるので。
[Effects of the Invention] According to the present invention, the current mirror circuit can be operated with high accuracy using a low voltage signal source.

高周波で動作する精度のよい演算回路を実現できるとい
う効果がある。
This has the effect of realizing a highly accurate arithmetic circuit that operates at high frequencies.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示す回路のブロック図、第
2図は従来回路例を示す図、第3図〜第7図は本発明の
適用を示す部分回路図、第8図及び第9図はそれぞれ本
発明の他の実施例を示す回路図である6 100・・・演算回路、105・・・共通端子、111
〜115・・・入力端子、210・・・差動増幅器、2
20・・・トランジスタ。
FIG. 1 is a block diagram of a circuit showing an embodiment of the present invention, FIG. 2 is a diagram showing an example of a conventional circuit, FIGS. 3 to 7 are partial circuit diagrams showing an application of the present invention, and FIGS. FIG. 9 is a circuit diagram showing other embodiments of the present invention. 6 100... Arithmetic circuit, 105... Common terminal, 111
~115...Input terminal, 210...Differential amplifier, 2
20...Transistor.

Claims (1)

【特許請求の範囲】[Claims] 1、その入力端子のうちの1つの電圧と予め設定された
基準電圧との差を検出する比較手段と、その共通端子と
接地間に接続され上記比較手段の出力に応じて上記1つ
の入力端子の電圧を一定となるように制御する電圧制御
手段とを設けたことを特徴とするカレントミラー回路。
1. Comparison means for detecting the difference between the voltage of one of the input terminals and a preset reference voltage, and a comparison means that is connected between the common terminal and the ground and that is connected to the one input terminal according to the output of the comparison means. 1. A current mirror circuit comprising voltage control means for controlling the voltage of the current mirror to be constant.
JP62-154488A 1987-06-23 current mirror circuit Granted JPH01807A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62-154488A JPH01807A (en) 1987-06-23 current mirror circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62-154488A JPH01807A (en) 1987-06-23 current mirror circuit

Publications (3)

Publication Number Publication Date
JPS64807A JPS64807A (en) 1989-01-05
JPH01807A true JPH01807A (en) 1989-01-05
JPH0547124B2 JPH0547124B2 (en) 1993-07-15

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