JPH0187458U - - Google Patents
Info
- Publication number
- JPH0187458U JPH0187458U JP18108387U JP18108387U JPH0187458U JP H0187458 U JPH0187458 U JP H0187458U JP 18108387 U JP18108387 U JP 18108387U JP 18108387 U JP18108387 U JP 18108387U JP H0187458 U JPH0187458 U JP H0187458U
- Authority
- JP
- Japan
- Prior art keywords
- transmitting
- receiving
- data
- cpu
- bus line
- Prior art date
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- Pending
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Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
第１図は本考案の一実施例を示すハードウエア
構成図、第２図は同上実施例の送・受信方式のフ
ローチヤート、第３図は同上実施例のタイミング
チヤート、第４図は従来例を示すハードウエア構
成図、第５図は従来例の送・受信方式のフローチ
ヤート、第６図は従来例のタイミングチヤートで
ある。 １……マスターＣＰＵ、２……スレーブＣＰＵ
、３……双方向バスライン、４……抵抗。
構成図、第２図は同上実施例の送・受信方式のフ
ローチヤート、第３図は同上実施例のタイミング
チヤート、第４図は従来例を示すハードウエア構
成図、第５図は従来例の送・受信方式のフローチ
ヤート、第６図は従来例のタイミングチヤートで
ある。 １……マスターＣＰＵ、２……スレーブＣＰＵ
、３……双方向バスライン、４……抵抗。
Claims (1)
- 複数のＣＰＵ間を双方向バスラインにより接続
して、相互にデータの送信及び受信を行うＣＰＵ
間データ送受信装置において、前記双方向バスラ
インに抵抗を挿入すると共に、送信と受信のタイ
ミングを一部オーバーラツプさせつつデータの送
信及び受信を行うデータ送受信制御手段を設けた
ことを特徴とするＣＰＵ間データ送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18108387U JPH0187458U (ja) | 1987-11-30 | 1987-11-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18108387U JPH0187458U (ja) | 1987-11-30 | 1987-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0187458U true JPH0187458U (ja) | 1989-06-09 |
Family
ID=31472581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18108387U Pending JPH0187458U (ja) | 1987-11-30 | 1987-11-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0187458U (ja) |
-
1987
- 1987-11-30 JP JP18108387U patent/JPH0187458U/ja active Pending