JPH0188524U - - Google Patents

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JPH0188524U
JPH0188524U JP18552487U JP18552487U JPH0188524U JP H0188524 U JPH0188524 U JP H0188524U JP 18552487 U JP18552487 U JP 18552487U JP 18552487 U JP18552487 U JP 18552487U JP H0188524 U JPH0188524 U JP H0188524U
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JP
Japan
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input
type channel
mos transistor
circuit
series
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JP18552487U
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【図面の簡単な説明】
第１図は本考案のシユミツト回路、第２図は第
１図のシユミツト回路のヒステリシス特性、第３
図は従来のシユミツト回路。 １……入力端子、７……出力端子、２，４……
Ｐチヤンネル型ＭＯＳトランジスタ、３，５……
Ｎチヤンネル型ＭＯＳトランジスタ、６……イン
バータ、８……２入力ＮＡＮＤ、９……２入力Ｎ
ＯＲ、１０……選択端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１型チヤンネルのＭＯＳトランジスタと第２
    型チヤンネルのＭＯＳトランジスタとを直列接続
    した第１及び第２の直列回路を有し、前記第１の
    直列回路の第１型及び第２型チヤンネルのＭＯＳ
    トランジスタのそれぞれのゲートと入力端子を接
    続し、前記第１及び第２の直列回路の第１型チヤ
    ンネルのＭＯＳトランジスタと第２型チヤンネル
    のＭＯＳトランジスタとの接続点とを共通に接続
    し、前記接続点からインバータを介して出力を得
    るシユミツト回路において、前記第２の直列回路
    の第１型チヤンネルのＭＯＳトランジスタのゲー
    トに前記接続点を一方の入力とする２入力ＮＡＮ
    Ｄの出力を接続し、前記第２の直列回路の２型チ
    ヤンネルのＭＯＳトランジスタのゲートに前記接
    続点を一方の入力とする２入力ＮＯＲの出力を接
    続し、前記２入力ＮＡＮＤ及び前記２入力ＮＯＲ
    のそれぞれの他の入力には選択信号を入力してな
    ることを特徴とするシユミツト回路。
JP18552487U 1987-12-04 1987-12-04 Pending JPH0188524U (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005260602A (ja) * 2004-03-11 2005-09-22 Seiko Epson Corp 高ヒステリシス幅入力回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS586620A (ja) * 1981-07-03 1983-01-14 Toshiba Corp シユミツトトリガ回路
JPS61237509A (ja) * 1985-04-12 1986-10-22 Nec Corp シユミツト・トリガ−回路

Patent Citations (2)

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Publication number Priority date Publication date Assignee Title
JPS586620A (ja) * 1981-07-03 1983-01-14 Toshiba Corp シユミツトトリガ回路
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JP2005260602A (ja) * 2004-03-11 2005-09-22 Seiko Epson Corp 高ヒステリシス幅入力回路

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