JPH01893A - デジタル・スピ−カの駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル・スピーカの駆動装置に関する。

（従来の技術） 重み付けされた複数個のボイスコイルにデジタル信号に
おける対応する桁の信号により駆動電流を流して音響の
放射が行われるようにした動電型のデジタル・スピーカ
としては従来から各種の構成形式のものが提案されて来
ている。

（発明が解決しようとする問題点） 周知のように、動電型スピーカはボイスコイル長をＱ、
ボイスコイルがおかれている磁気空隙の磁束密度をＢ、
ボイスコイルに流す電流を工とすると、振動板に一体化
されているボイスコイルのボビンに固着されているボイ
スコイルに発生する駆動力Ｆは、Ｆ＝Ｂ−Ｑ・工によっ
て示されるから、Ｂ−Ｑの大きさが一定の条件の下でボ
イスコイルに発生する駆動力Ｆはボイスコイルに流され
る電流工に比例しているものになる。

それで、ボイスコイルによって発生した駆動力Ｆによっ
て励振される振動系の機械インピーダンスＺｍが一定な
らば、振動系の速度は常にボイスコイルに流れる電流に
比例するものになるが、振動板の中心保持子（ダンパ）
の機械インピーダンス′は変位量に対して非直線的に変
化するから、振動板の振幅が大きくなる低周波数帯域に
おける音響出力に非直線歪が生じるので、従来からそれ
の改善策が求められていた。

そこで、本発明者等は先に、入力されるデジタル信号の
各桁に対応する重み付けが行われている複数のボイスコ
イルを備えた動電型スピーカにおけるボイスコイルの位
置を検出するボイスコイル位置の検出手段と、前記した
ボイスコイル位置の検出手段による検出々力と前記した
入力デジタル信号との差信号の検出を行う差分検出手段
と、前記した差分検出手段の出力と前記した入力デジタ
ル信号との加算を行う加算手段と、前記した加算手段か
ら出力されたデジタル信号の各桁の信号によって、それ
ぞれ対応する前記した桁のボイスコイルに駆動電流を流
すようにする手段とからなるデジタル・スピーカの駆動
装置を提案し、前記した問題点を良好に解決することを
可能にしたが。

前記した既提案のデジタル・スピーカの駆動装置におい
ては、重み付けしたボイスコイルを備えたデジタル・ス
ピーカ自体によるデジタル・アナログ変換動作時に発生
する折返し雑音を取除くことが困難であるということが
問題になった。

（問題点を解決するための手段） 本発明はデジタル信号の各桁に対応する重み付けが行わ
れている複数のボイスコイルを備えた動電型スピーカと
、入力デジタル信号をオーバー・　。

サンプリングする手段と、前記した動電型スピーカのボ
イスコイルの位置を検出するボイスコイル位置の検出手
段と、前記したボイスコイル位置の検出手段による検出
々力と前記した入力デジタル信号をオーバー・サンプリ
ングして得た信号との差信号の検出を行う差分検出手段
と、前記した差分検出手段の出力と前記した入力デジタ
ル信号をオーバー・サンプリングして得た信号との加算
を行う加算手段と、前記した加算手段から出力されたデ
ジタル信号の各桁の信号によって、それぞれ対応する前
記した桁のボイスコイルに駆動電流を流すようにする手
段とからなるデジタル・スピーカの駆動装置を提供して
、前記した既提案の問題点を解決したものである。

（実施例） 以下、添付図面を参照して本発明のデジタル・スピーカ
の駆動装置の具体的な内容を詳細に説明する。第１図は
本発明のデジタル・スピーカの駆動装置の一実施例のブ
ロック図であり、また、第２図はデジタル・シグナル・
プロセッサの一例構成を示すブロック図、第３図は動作
説明用のフローチャート、第４図は動作説明用のタイミ
ング・チャート、第５図はデジタル・スピーカの一例構
成の縦断側面図、第６図はデジタル・シグナル・プロセ
ッサの機能を表わすブロック図、第７図は駆動部の一例
構成のブロック図、第８図はオーバー・サンプリング・
フィルタの一例構成を示すブロック図、第９図は特性曲
線側図、第１０図は第８図示のオーバー・サンプリング
・フィルタの機能を表わすブロック図である。

まず、第５図に示されているデジタル・スピーカＳＰに
おいて、１はフレームであり、このフレーム１はポール
ピース２に固着されている。３はセンターポールで、こ
のセンターポール３は前記したポールピース２に穿設さ
れている円孔中に挿入された状態においてセンターポー
ル２との間に円環状の磁気空隙１１が形成されるように
して底板４上に植設されている。

また、５は円環状の永久磁石であり、６は振動板８に固
着されているコイルボビンであり、このコイルボビン６
には供給されるデジタル信号の桁に対応する所定の重み
付けが施されている複数のボイスコイル１２（第１図中
に１２　（２）、　１２　（３）〜１２（ｎ）として示
されている）が巻回して固着されている。

７は中心保持子であり、周知のように、この中心保持子
７は、前記したコイルボビン６が磁気空隙１１中で他の
部分と非接触状態で運動できるように支持している６図
示の例においては前記の中心保持子７として、いわゆる
コルゲーション・ダンパが使用されている。９は振動板
８の外端部のコルゲーション部であり、それの端部はフ
レーム１に固着されており、その上部が抑え板１０によ
って抑えられている。

第５図中において、ＰＧ、ＰＲによって示されている構
成部分は、ボイスコイルの位置検出器であり、図示の例
におけるボイスコイルの位置検出器は１発光ダイオード
ＰＧとフォトダイオードＰＲとを使用して、第４図の（
ｆ）に例示されているような各時刻に発光ダイオードＰ
Ｇから放射された光が、フォトダイオードＰＲによって
受光された第４図の（ｇ）に示されているような各時刻
までの各時間値を計測して、ボイスコイルの位置が検出
できるような構成のものとされている。なお、第５図中
においては図示の簡略化のために複数のボイスコイルか
らの引出線の図示は省略している。

さて、本発明のデジタル・スピーカの駆動装置の一実施
例のブロック図（以下の説明において第１図に例示した
ブロック図は、ステレオ信号における左チャンネル信号
に対するデジタル・スピーカの駆動装置であるとされて
いる。ステレオ信号における右チャンネル信号に対する
デジタル・スピーカの駆動装置も第１図と同様なブロッ
ク図によって示されるものであることはいうまでもない
）を示す第１図において、１３はデジタル・スピーカＳ
Ｐで再生の対象にされているデジタル信号の入力端子で
ある。

前記の入力端子１３にはデジタル・スピーカで再生の対
象にされるべき所定の信号フォーマットのデジタル信号
となされた音響信号（以下、単にデジタル信号と記載す
る）が供給される。前記した入力端子１３に供給された
デジタル信号は受信部ＲＤで復調される。ＰＬＬはフェ
ーズ・ロックド・ループであり、このフェーズ・ロック
ド・ループＰＬＬは受信部ＲＤで復調して得たデジタル
・データ中のクロックと、受信部ＲＤ中で発生されたク
ロックとの位相を同期させるために用いられる。

なお、装置の構成に応じて、入力信号がシリアル信号と
なされたり、あるいはパラレル信号となされたりするも
のであることはいうまでもないが、第１図示の構成例の
場合には、入力端子１３に供給されるデジタル信号がシ
リアル信号（第４図の（ａ）参照）であるとされている
。

前記した受信部ＲＤで復調された信号１例えば。

ＮＲＺ信号は、受信部ＲＤからのピットクロック信号と
、アドレスデコーダＡＤＥＣからのアドレス信号とが与
えられていて所要の直並列変換動作を行う直並列変換回
路５ＰＣａに供給されている。

前記の直並列変換回路５ＰＣａでは、それに供給された
受信部ＲＤにおけるシリアル信号形態の復調信号をパラ
レル信号に変換し、それをオーバー・サンプリング・フ
ィルタＯ８Ｄに供給する。

第１図示の例では、オーバー・サンプリング・フィルタ
Ｏ８Ｄの入力端子に対して、直並列変換回路５ＰＣａか
ら並列１６ビツトのデジタル・データＸ１〜Ｘ１６が供
給されるものとされており。

また、アドレス・デコーダＡＤＥＣから信号ＤＳのＨＩ
ＧＨ，ＬＯＷの信号が供給されている。

前記したオーバー・サンプリング・フィルタＯ８Ｄは１
例えば、第８図に示されているような構成形態のものを
使用することができる。第８図に示されているオーバー
・サンプリング・フィルタＯ３Ｄにおいて、タイミング
・コントロールのブロックに示されているＣＫＳＹ、Ｃ
ＫＯ，ＤＧなどは端子名であり、第１図中のオーバー・
サンプリング・フィルタＯ８Ｄにも、前記の端子ＣＫＳ
Ｙ、ＣＫＯなどと対応する端子が示されている。

前記した端子ＣＫＳＹには、第４図の（ｂ）に示されて
いるチャンネル識別信号ＬＲＣＫが前記した受信部ＲＤ
から供給されており、また、端子ＣＫ○にはオーバー・
サンプリング・フィルタＯ５Ｄの演算速度を定めるシス
テム・クロック信号ＸＣＬＫ（チャンネル識別信号ＬＲ
ＣＫの繰返し周波数がｆｓであるとし、第１０図示のデ
ジタル・フィルタがｐ＝５９であるようなデジタル・フ
ィルタ演算を行うとしたときのシステム・クロックＸＣ
ＬＫの繰返し周波数は９８０ｆｓとなる。このシステム
・クロックＸＣＬＫは、前記した受信部ＲＤにおいて発
生される）が前記した受信部ＲＤから供給されている。

第８図において、Ｋ　−ＲＯＭは係数ロム、ＬＡＴ　Ｃ
Ｈはラッチ回路、ＭＰＸはマルチプレクサ、Ｐ−Ｐは部
分積生成回路、ＳＲはシフト・レジスタ、Ｗ−ＴＲＥＥ
は加算器ブロック、ＡＤＤはキアリー・ルック・アヘッ
ド加算器、ＡＣＣはアキュムレータであり、１６ビツト
の入力（Ｉ　ＮＰＵＴ）データＸ１〜Ｘ１６が与えられ
ると、オーバー・サンプリング・フィルタ○ＳＤの出力
端子から出力される出力データＹ１〜Ｙ１８（第４図の
（ｅ））は、オーバー・サンプリング・フィルタ○ＳＤ
の動作によってビット拡張されて下位２ビット分が拡張
された状態の１８ビツトの出力データＹｌ−Ｙ１８であ
る。

そして、第８図に示されているオーバー・サンプリング
・フィルタＯ３Ｄは、第１０図示のシグナル・フローグ
ラフによって示されるような遅延要素（第１０図中にお
いて符号２Ｔと符号Ｔで示されている遅延要素）２６．
２７と、係数の乗算ｉ（第１０図中において係数を表わ
す符号ａＰｗａ　ｐ−２−・”　ｂ　ｐ−２ｔ　ｂ　ｐ
が付されている乗算器）２８と、加算器２９とによる多
数法の直線位相のＦＩＲデジタル・フィルタ構成による
２倍のオーバー・サンプリング・フィルタとして、それ
が所定のフィルタ演算動作を行うことにより、例えば第
９図示のような周波数レスポンス特性を示すデジタル・
フィルタとして動作するから、デジタル・スピーカの折
返し雑音は良好に除去できることになる。

すなわち、前記した第１０図示のシグナル・ブローグラ
フに示されている遅延要素２７における遅延時間Ｔを（
１／８８２００）秒とし、また、遅延要素２６における
遅延時間２Ｔを（１／４４１００）秒として、オーバー
・サンプリング・フィルタ○ＳＤの入力端子に対して１
６ビツトの入力データＸ１−Ｘ１６を（１／４４１００
）秒毎に入力すると、そのオーバー・サンプリング・フ
ィルタＯ８Ｄの出力端子からは（１／８８２００）秒毎
に１８ビツトの出力データＹｌ〜Ｙ１８（第４図の（ｅ
））が出力され、アップサンプリングされ、さらに。

この例の場合のオーバー・サンプリング・フィルタＯ５
Ｄにおける周波数レスポンス特性は、第９図示のように
約２０ＫＨｚから２４．１ＫＨｚにかけて急激に下降す
る特性を示すものとなり、したがって、折返し雑音の生
じないデジタル・スピーカが提供できるのである。

前記したデジタル・シグナル・プロセッサＤＳＰにおけ
る他の入力端子１５には、直並列変換回路５ｐｃｂから
出力された位置データのパラレル信号形態のデジタル信
号（第４図の（ｉ）参照）が供給されるが、前記した直
並列変換回路５ｐｃｂから出力されるパラレル信号形態
のデジタル信号（第４図の（ｉ）参照）は、第５図を参
照して既述したボイスコイルの位置検出器の出力信号（
第４図の（ｇ）参照）をアナログ・デジタル変換器ＡＤ
Ｃによってアナログ・デジタル変換して得たシリアルな
デジタル信号が直並列変換されてパラレル信号の状態に
なされているデジタル信号である。

そして、前記したデジタル・シグナル・プロセッサＤＳ
Ｐとしては１例えば第２図に例示されているような構成
態様のものを使用することができるが、第２図に示され
ているデジタル・シグナル・プロセッサにおいて、Ｍ　
Ｕ　Ｌ　ａは乗算器、ＭＵＸはマルチプレクサ、ＰＣは
プログラムカウンタ、ＤＰはデータ・メモリ・ページ・
ポインタ、ＡＲＰは補助レジスタ・ポインタ、ＡＬＵは
演算論理ユニット、ＡＣＣはアキュムレータであり、こ
のデジタル・シグナル・プロセッサＤＳＰは、第３図に
示されているフローチャートの各ステップに従って動作
することにより、第６図示のブロック図で現わされてい
るような回路構成で行われるような信号処理に対応する
演算を実行する。

すなわち、第６図に示されている構成のデジタル・シグ
ナル・プロセッサＤＳＰにおいて、入力端子１４に供給
されたデジタル信号ａは加算器２２と遅延演算子（単位
の遅延時間Ｔの２倍の遅延時２Ｔを有する遅延演算子）
１７とに与えられ、また、入力端子１５に供給されたデ
ジタル信号すは補正回路１９に与えられる。

前記の補正回路１９は、スピーカのボイスコイル１２へ
の入力信号が零の状態におけるスピーカのボイスコイル
の位置を基準の位置にするとともに、入力デジタル信号
とスピーカのボイスコイルの位置データ信号との差信号
を誤差信号とする負帰還の自動制御系により、スピーカ
のボイスコイルの位置が入力デジタル信号に対応したも
のになされうるように、入力端子１５に供給されたデジ
タル信号すを補正するものである。

前記した補正回路１９の出力信号と単位遅延演算子１８
の出力信号との差分を出力する加算器２０からの出力信
号は、係数回路２１において所定の可変係数でに倍され
て加算器２２に供給されて。

入力端子１４に供給されたデジタル信号ａと加算器２２
において加算され、次いで、前記した加算器２２の出力
信号は２の補数表記から符号絶対値表記に変換する表記
変換回路２３によって表記変換されてから出力端子１６
に出力される。

前記したデジタル・シグナル・プロセッサＤＳＰの動作
を説明するための第３図示のフローチャートにおいて、
スタートするとシステム・イニシャライズ（ステップ１
０ｏ）が行われ、次にステップ１０１でＢＩＯバーが零
か否かをみて、ＮＯならばステップ１０１に戻り、ＹＥ
Ｓでステップ１０２に進んでデジタル信号ａを入力し、
次に、ステップ１０３に進んでデジタル信号すを入力す
る。

そして、そのときに発生されるデータ・イネーブル信号
ＤＥＮバーでフリップ・フロップＦＦはＢＩＯバーを１
にプリセットし、ステップ１０４で入力デジタル信号す
に補正を行い、ステップ１０５で差分の検出を行い、ス
テップ１０６でに倍し、ステップ１０７−で入力のデジ
タル信号ａに加算し、ステップ１０８で上位１６ビツト
と下位２ビツトとを出力してステップ１０１に戻る。

前記したデジタル・シグナル・プロセッサＤＳＰの出力
端子１６から出力されたパラレル信号形態のデジタル信
号（数例では並列１８ビツトのデータ）における各桁の
信号は、デジタル・スピーカの駆動部ＤＲＶにおける入
力側の各桁の入力端子２４（入力端子２４はデジタル信
号の各桁に個別に対応して、第７図中の２４　（１）〜
２４　（ｎ）のように複数個からなる）に供給される。

デジタル・スピーカの駆動部ＤＲＶは、それの−例構成
が第７図に示されている。

第７図において、Ｄ　ＲＶ　ａはデジタル信号における
各桁の信号のオンオフ制御部、ＤＲＶｂは電源電圧の極
性の設定部、Ｌ　ＴｖＥ（１）　〜Ｌ　ＴすＥ（ｎ）は
ライト・イネーブル信号ＷＥバーとアドレスデコーダＡ
ＤＥＣからの信号ＤＳのＨＩＧＨ２とのアンド出力、及
び、ライト・イネーブル信号ＷＥバーとアドレスデコー
ダＡＤＥＣからの信号ＤＳのＬＯＷ２とのアンド出力と
によって入力信号をラッチするラッチ回路であり、また
、Ｌ　ＴＯＥ（１）〜ＬＴＯＥ（ｎ）は第４図の（ｄ）
に示されているクロック信号ＷＣＬＫによって入力信号
をラッチするラッチ回路であり、さらに、５Ｗ（２）〜
５Ｗ（ｎ）はアナログ・スイッチ、Ｒ１−Ｒ６は抵抗、
ＧＯＭＰは比較器、Ｑｌ、Ｑ２はトランジスタ、２４（
１）〜２４（ｎ）は入力端子、２５　（１）〜２５　（
ｎ）は出力端子である。

デジタル・シグナル・プロセッサＤＳＰの出力端子１６
からデジタル・スピーカの駆動部ＤＲＶの入力端子２４
　（１）〜２４　（ｎ）に供給されるデジタル信号にお
いて、それの最上位桁の信号が供給される入力端子２４
　（１）と出力端子２５　（１）との間に、ラッチ回路
ＬＴｗＥ（１）、　ＬＴＯＥ（１）、抵抗Ｒ１〜Ｒ６、
比較器ＣＯＭＰ、　トランジスタＱｌ、０２などで構成
されているｆｌｔ源電圧電圧性の設定部ＤＲＶｂでは、
それの入力端子２４　（１）に供給される入力デジタル
信号の最上位桁の信号が０の場合には、出力端子２５（
１）から正の直流電源電圧＋Ｖ　ｃ　ｃを送出し、また
、入力デジタル信号の最上位桁の信号が１の場合には、
出力端子２５　（１）から負の直流電源電圧−Ｖ　ｃ　
ｃを送出して、デジタル・スピーカＳＰにおける所定の
重み付けが施されている各ボイスコイル１２　（２）〜
１２（ｎ）の一端に共通に加える。

また、デジタル・シグナル・プロセッサＤＳＰの出力端
子１６からデジタル・スピーカの駆動部ＤＲＶに対して
供給される入力デジタル信号における最下位桁の入力信
号から最上位桁の次の桁の信号までの各桁の入力信号が
個別に供給される各桁の入力端子２４　（ｎ）　、・・
・２４　（３）、　２４　（２）と、前記した各桁の信
号にそれぞれ対応するアナログ・スイッチに接続された
端子２５（ｎ）、・・・２５（３）、２５（２）との間
に、それぞれラッチ回路ＬＴＷＥ（ｎ）〜Ｌ　ＴＷ［Ｅ
（２）、Ｌ　ＴＯＥ（ｎ）　〜Ｌ　ＴＯＥ（２）の所定
のもの、及び、アナログ・スイッチ５Ｗ（ｎ）〜５Ｗ（
２）によって構成されているデジタル信号における各桁
の信号のオンオフ制御を行うオンオフ制御部ＤＲＶａで
は、デジタル・スピーカＳＰにおける所定の重み付けが
施されている各ボイスコイル１２（ｎ）〜１２（２）に
接続されたアナログ・スイッチ５Ｗ（ｎ）〜５Ｗ（２）
が選択的にオンオフ制御されることによって、選択され
た所定のボイスコイルに前記した電ｇ電圧の極性の設定
部ＤＲＶｂの出力端子２５　（１）に現われた電圧によ
って電流を流す。

すなわち、前記した第７図中に示されているラッチ回路
Ｌ　ＴＷＥ（１）　〜Ｌ　ＴυＥ（ｎ）は、第４図の（
Ｑ）に示されているライト・イネーブルＷＥバーのタイ
ミングにおいてそれぞれ対応している入力端子２４　（
１）〜２４　（ｎ）に供給されているデジタル信号をラ
ッチし、また、ラッチ回路ＬＴＯＥ（１）〜ＬＴＯＥ（
ｎ）は、第４図の（ｄ）に示されているクロック信号Ｗ
ＣＬＫのタイミングにおいてそれぞれ対応しテイルイる
ラッチ回路Ｌ　ＴＷＥ（１）　〜Ｌ　ＴＩＩＥ（ｎ）に
ラッチされているデジタル信号をラッチする。

それで、前記したラッチ回路Ｌ　ＴＯＥ（１）〜ＬＴＯ
Ｅ（ｎ）の出力信号によってオンオフ制御されるアナロ
グ・スイッチ５Ｗ（ｎ）〜５Ｗ（２）におけるオン状態
になされたアナログスイッチに接続されているデジタル
・スピーカＳＰにおける所定の重み付けが施されている
各ボイスコイルに対して電源電圧の極性の設定部ＤＲＶ
ｂの出力端子２５　（１）に現われた電圧によって電流
が流されて、デジタル・スピーカＳＰのボイスコイル１
２が変位する。

そして、前記のように変位したデジタル・スピーカＳＰ
のボイスコイル１２の位置を検出するボイスコイル位置
の検出手段からの検出々力は、差分検出手段において入
力デジタル信号との差信号の検出をのために用いられ１
次に、前記した差分検出手段の出力は前記した入力デジ
タル信号と加算された後に、そのデジタル信号の各桁の
信号によって、それぞれ対応する前記した桁のボイスコ
イルに駆動電流が流されることにより、中心保持子７に
非直線歪を発生させるような大振幅駆動時においても、
あるいは小振幅駆動時においてもデジタル・スピーカは
それのボイスコイルの位置が入力のデジタル信号と正し
く対応するように駆動される。

（発明の効果） 以上、詳細に説明したところから明らかなように１本発
明のデジタル・スピーカの駆動装置は。

デジタル信号の各桁に対応する重み付けが行わ九ている
複数のボイスコイルを備えた動電型スピーカと、入力デ
ジタル信号をオーバー・サンプリングする手段と、前記
した動電型スピーカのボイスコイルの位置を検出するボ
イスコイル位置の検出手段と、前記したボイスコイル位
置の検出手段による検出々力と前記した入力デジタル信
号をオーバー・サンプリングして得た信号との差信号の
検出を行う差分検出手段と、前記した差分検出手段の出
力と前記した入力デジタル信号をオーバー・サンプリン
グして得た信号との加算を行う加算手段と、前記した加
算手段から出力されたデジタル信号の各桁の信号によっ
て、それぞれ対応する前記した桁のボイスコイルに駆動
電流を流すようにする手段とからなるものであるから、
この本発明のデジタル・スピーカの駆動装置は入力デジ
タル信号とスピーカのボイスコイルの位置データ信号と
の差信号を誤差信号とする負帰還の自動制御系により、
スピーカのボイスコイルの位置が入力デジタル信号に対
応したものになされつるように、ボイスコイルの駆動が
行われるので、中心保持子７に非直線歪を発生させるよ
うな大振幅駆動時においても、デジタル・スピーカをそ
れのボイスコイルの位置が入力のデジタル信号と正しく
対応するように駆動させることができることは勿論のこ
と、入力デジタル信号をオーバー・サンプリング手段に
よってオーバー・サンプリングしているために、折返し
雑音の発生が良好に防止でき、また。

オーバー・サンプリング手段によってビット拡張が行わ
れるために、そのビット拡張に対応してボイスコイルの
個数を増加させた動電型スピーカを使用して、ダイナミ
ック・レンジのより一層広いスピーカを提供できる。

【図面の簡単な説明】

第１図は本発明のデジタル・スピーカの駆動装置の一実
施例のブロック図、第２図はデジタル・シグナル・プロ
セッサの一例構成を示すブロック図、第３図は動作説明
用のフローチャート、第４図は動作説明用のタイミング
・チャート、第５図はデジタル・スピーカの一例構成の
縦断側面図、第６図はデジタル・シグナル・プロセッサ
の機能を表わすブロック図、第７図は駆動部の一例構成
のブロック図、第８図ぼオーバー・サンプリング・フィ
ルタの一例構成を示すブロック図、第９図は特性曲線側
図、第１０図は第８図示のオーバー・サンプリング・フ
ィルタの機能を表わすブロック図である。 １・・・フレーム、２・・・ポールピース、３・・・セ
ンターポール、４・・・底板、５・・・円環状の永久磁
石、６・・・振動板８に固着されているコイルボビン、
７・・・中心保持子、９・・・振動板８の外端部のコル
ゲーション部、１１・・・円環状の磁気空隙、１２・・
・複数のボイスコイル１２（１２（２）、１２（３）〜
１２（ｎ））、１３・・・デジタル・スピーカＳＰで再
生の対象にされているデジタル信号の入力端子、１４．
１５・・・デジタル・シグナル・プロセッサＤＳＰにお
ける入力端子、１６・・・デジタル・シグナル・プロセ
ッサＤＳＰの出力端子、１７・・・遅延演算子、１９・
・・補正回路、２０．２２・・・加算器、２１・・・係
数回路、２３・・・２の補数表記から符号絶対値表記に
変換する表記変換回路、２４・・・デジタル・スピーカ
の駆動部ＤＲＶにおける入力側の各桁の入力端子２４（
２４（１）〜２４（ｎ））、２５（１）〜２５（ｎ）・
・・出力端子、ＳＰ・・・デジタル・スピーカ、ＰＧ・
・・発光ダイオード、ＰＲ・・・フォトダイオード、Ｒ
Ｄ・・・受信部、ＰＬＬ・・・フェーズ・ロックド・ル
ープ、ＡＤＥＣ・・・アドレスデコーダ、５ＰＣａ、５
ＰＣｂ・・・直並列変換回路、ＭＵＬａ・・・乗算器、
ＭＵＸ・・・マルチプレクサ、ＰＣ・・・プログラムカ
ウンタ、ＤＰ・・・データ・メモリ・ページ・ポインタ
、ＡＲＰ・・・補助レジスターポインタ、ＡＬＵ・・・
演算論理ユニット、ＡＣＣ・・・アキュムレータ。 ＤＲＶ・・・デジタル・スピーカの駆動部、Ｄ　ＲＶ　
ａ・・・デジタル信号における各桁の信号のオンオフ制
御部、ＡＤＣ・・・アナログ・デジタル変換回路。 ＦＦ・・・フリップ・プロップ、ＤＲＶｂ・・・電源電
圧の極性の設定部、ＬＴｌｊＥ（１）〜ＬＴＷｆ！（ｎ
）・・・ライト・イネーブル信号ＷＥバーによって入力
信号をラッチするラッチ回路、Ｌ　ＴＯＥ（１）　〜Ｌ
　ＴＯＥ（ｎ）−クロック信号ＷＣＬＫによって入力信
号をラッチするラッチ回路、５Ｗ（２）〜５Ｗ（ｎ）・
・・アナログ・スイッチ、Ｒ１−Ｒ６・・・抵抗、ＧＯ
ＭＰ・・・比軟器、Ｑｌ。 Ｑｌ・・・トランジスタ、Ｏ８Ｄ・・・オーバー・サン
プリング・フィルタ。 ＮＰＬＩＴ

Claims (1)

1. 【特許請求の範囲】 １、デジタル信号の各桁に対応する重み付けが行われて
   いる複数のボイスコイルを備えた動電型スピーカと、入
   力デジタル信号をオーバー・サンプリングする手段と、
   前記した動電型スピーカのボイスコイルの位置を検出す
   るボイスコイル位置の検出手段と、前記したボイスコイ
   ル位置の検出手段による検出々力と前記した入力デジタ
   ル信号をオーバー・サンプリングして得た信号との差信
   号の検出を行う差分検出手段と、前記した差分検出手段
   の出力と前記した入力デジタル信号をオーバー・サンプ
   リングして得た信号との加算を行う加算手段と、前記し
   た加算手段から出力されたデジタル信号の各桁の信号に
   よって、それぞれ対応する前記した桁のボイスコイルに
   駆動電流を流すようにする手段とからなるデジタル・ス
   ピーカの駆動装置 ２、オーバー・サンプリング手段によってビット拡張し
   、そのビット拡張に対応してボイスコイルの個数を増加
   させた動電型スピーカを使用した特許請求の範囲第１項
   に記載のデジタル・スピーカの駆動装置