JPH0191462A - 半導体スイッチング素子 - Google Patents
半導体スイッチング素子Info
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- JPH0191462A JPH0191462A JP62249562A JP24956287A JPH0191462A JP H0191462 A JPH0191462 A JP H0191462A JP 62249562 A JP62249562 A JP 62249562A JP 24956287 A JP24956287 A JP 24956287A JP H0191462 A JPH0191462 A JP H0191462A
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- Japan
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- anode
- region
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- layer
- short
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、アノードショート構造を有する半導体スイッ
チング素子に関し、上記アノードショート構造とベース
層との間に、ベース層よりも高不純物濃度のバッファ層
を設けると共に、アノードショート構造のアノードショ
ート間隔ｄをキャリアの拡散長しの略２倍もしくはそれ
以下に狭める（ｄ ＜ ２ Ｌ）ことにより、通常の使
用耐圧を容易に出すことがで壽ると共に、オン電圧の上
昇を抑え、かつ高速スイッチングを可能にしたものであ
る。
チング素子に関し、上記アノードショート構造とベース
層との間に、ベース層よりも高不純物濃度のバッファ層
を設けると共に、アノードショート構造のアノードショ
ート間隔ｄをキャリアの拡散長しの略２倍もしくはそれ
以下に狭める（ｄ ＜ ２ Ｌ）ことにより、通常の使
用耐圧を容易に出すことがで壽ると共に、オン電圧の上
昇を抑え、かつ高速スイッチングを可能にしたものであ
る。
本発明は、例えばＳＩ（静電誘導）サイリスタ、ＧＴＯ
等の各種サイリスタを初めとする半導体スイッチング素
子に係り、特にはそのアノードショート構造の改良に関
する。
等の各種サイリスタを初めとする半導体スイッチング素
子に係り、特にはそのアノードショート構造の改良に関
する。
上述したような半導体スイッチング素子においては、そ
のターンオフ時間を短縮しスイッチング損失を低減させ
る目的で、いわゆるアノードショート構造を取入れてい
るものがある。その−例として、従来のプレーナ型Ｓｌ
サイリスタの概略断面構成を第５図に示す。
のターンオフ時間を短縮しスイッチング損失を低減させ
る目的で、いわゆるアノードショート構造を取入れてい
るものがある。その−例として、従来のプレーナ型Ｓｌ
サイリスタの概略断面構成を第５図に示す。
同図に示したＳｌサイリスクは、ｎ−形半導体層からな
るベース層１にｐ°形半導体層からなるゲート２を埋込
み、その上にｎ゛形半導体層からなるカソード３を形成
した、いわゆる埋込みゲート構造を有している。なお、
ゲート２はその一部のみを図示したが、その図示された
互いに隣り合う２つの領域（ｐ″領域間にも、多数のｐ
″領域図の表面と平行に互いに所定間隔で埋込まれてお
り、それらｐ″領域挟まれたｎ−９１域にチャネル（破
線で示された部分）が形成される。また、ゲート２には
コンタクト用の凹部４を介してゲート電極５が形成され
ると共に、カソード３上にはカソード電極６が形成され
ている。
るベース層１にｐ°形半導体層からなるゲート２を埋込
み、その上にｎ゛形半導体層からなるカソード３を形成
した、いわゆる埋込みゲート構造を有している。なお、
ゲート２はその一部のみを図示したが、その図示された
互いに隣り合う２つの領域（ｐ″領域間にも、多数のｐ
″領域図の表面と平行に互いに所定間隔で埋込まれてお
り、それらｐ″領域挟まれたｎ−９１域にチャネル（破
線で示された部分）が形成される。また、ゲート２には
コンタクト用の凹部４を介してゲート電極５が形成され
ると共に、カソード３上にはカソード電極６が形成され
ている。
一方、ベース１１１の反対側の面には、ｐ３３形半導層
からなるアノード（アノード領域）７とｎ４形半導体層
からなるアノードショート領域８とをアノード電極９上
に交互に配設してなるアノードショート構造を有してい
る。ここで、ショート率（アノードショート領域８の幅
／アノード７の幅）は例えば２０〜３０％程度に設定さ
れ、またアノードショート間隔（互いに隣り合う２つの
アノードショート６１域８間の距離）ｄは数１００μｍ
程度となっている。
からなるアノード（アノード領域）７とｎ４形半導体層
からなるアノードショート領域８とをアノード電極９上
に交互に配設してなるアノードショート構造を有してい
る。ここで、ショート率（アノードショート領域８の幅
／アノード７の幅）は例えば２０〜３０％程度に設定さ
れ、またアノードショート間隔（互いに隣り合う２つの
アノードショート６１域８間の距離）ｄは数１００μｍ
程度となっている。
このようなアノードショート構造においては、電子に対
するポテンシャルがアノード（ｐ“領域）７よりもアノ
ードショート領域（ｎ”領域）８で低（なる、このため
、ターンオフ時、ベース層１内をカソード３側からアノ
ード７側にドリフト速度ｖ４で流れて来た電子は、第５
図に示すようにアノード７の面方向に沿って拡散速度Ｖ
ｘ Ｃ＜Ｖａ ）で移動してから、アノードショート
領域８を介しアノード電極９に流れ込むことができる。
するポテンシャルがアノード（ｐ“領域）７よりもアノ
ードショート領域（ｎ”領域）８で低（なる、このため
、ターンオフ時、ベース層１内をカソード３側からアノ
ード７側にドリフト速度ｖ４で流れて来た電子は、第５
図に示すようにアノード７の面方向に沿って拡散速度Ｖ
ｘ Ｃ＜Ｖａ ）で移動してから、アノードショート
領域８を介しアノード電極９に流れ込むことができる。
よって、アノードショート構造を持たないものと比較し
て、ターンオフ時間を大きく短縮することができる。
て、ターンオフ時間を大きく短縮することができる。
上述した従来のＳｌサイリスクにおいて、ゲート−アノ
ード間（Ｇ−Ａ間）に逆バイアスを印加していった場合
、不純物濃度の低いベース層１中をアノード側へ向かっ
て空乏層が広がっていき、最終的には上記空乏層がアノ
ード７へ到達した時点でゲート−アノード間が短絡状態
となり、いわゆるバンチスルーが起こる。従って、通常
の使用耐圧（ゲート−アノード間耐圧）を出すためには
、上記空乏層がアノード７へ到達しないようにベース層
１を厚くする必要がある。このことから、従来における
ベース層１の厚さｔは、例えば３５０〜４００μｍと厚
くなっている。
ード間（Ｇ−Ａ間）に逆バイアスを印加していった場合
、不純物濃度の低いベース層１中をアノード側へ向かっ
て空乏層が広がっていき、最終的には上記空乏層がアノ
ード７へ到達した時点でゲート−アノード間が短絡状態
となり、いわゆるバンチスルーが起こる。従って、通常
の使用耐圧（ゲート−アノード間耐圧）を出すためには
、上記空乏層がアノード７へ到達しないようにベース層
１を厚くする必要がある。このことから、従来における
ベース層１の厚さｔは、例えば３５０〜４００μｍと厚
くなっている。
ところが、このようにベース層１が厚いと、ターンオン
及びターンオフ時のキャリアの走行時間が長くなってし
まい、アノードショート構造を設けたにもかかわらず、
スイッチング速度が遅くなるという問題がある。更に、
オン状態においてベース層１は一種の導体と考えること
ができるので、ベース層１が厚いとその厚さ分だけ抵抗
が大きくなり、よってオン電圧が高くなってしまうとい
う問題が生じる。このような問題は、ＳＩサイリスク以
外の各種の半導体スイッチング素子についても同様に生
じるものである。
及びターンオフ時のキャリアの走行時間が長くなってし
まい、アノードショート構造を設けたにもかかわらず、
スイッチング速度が遅くなるという問題がある。更に、
オン状態においてベース層１は一種の導体と考えること
ができるので、ベース層１が厚いとその厚さ分だけ抵抗
が大きくなり、よってオン電圧が高くなってしまうとい
う問題が生じる。このような問題は、ＳＩサイリスク以
外の各種の半導体スイッチング素子についても同様に生
じるものである。
本発明は、上記問題点に鑑み、通常の使用耐圧を容易に
得ることができると共に、オン電圧を上昇させることな
く高速スイッチングを可能にする半導体スイッチング素
子を提供することを目的とする。
得ることができると共に、オン電圧を上昇させることな
く高速スイッチングを可能にする半導体スイッチング素
子を提供することを目的とする。
本発明の半導体スイッチング素子は、低不純物濃度の半
導体層（例えばｎ−Ｊｉ）からなるベース層とその下の
アノードショート構造との間に、ベース層と同一導電形
であってベース層よりも高不純物濃度の半導体層（例え
ばｎ層）からなるバッファ層を配設すると共に、上記ア
ノードショート構造におけるアノードショート間隔ｄを
キャリアの拡散長しのほぼ２倍に等しいか、あるいはそ
れ以下（ｄ≦２Ｌ）としたことを特徴とするものである
。
導体層（例えばｎ−Ｊｉ）からなるベース層とその下の
アノードショート構造との間に、ベース層と同一導電形
であってベース層よりも高不純物濃度の半導体層（例え
ばｎ層）からなるバッファ層を配設すると共に、上記ア
ノードショート構造におけるアノードショート間隔ｄを
キャリアの拡散長しのほぼ２倍に等しいか、あるいはそ
れ以下（ｄ≦２Ｌ）としたことを特徴とするものである
。
本発明では、ベース層とアノード領域との間に、ベース
層よりも不純物濃度の高いバッファ層が存在することか
ら、ベース層中をアノード側へ向かう空乏層の広がりは
、バッファ層に到達した後はほとんど進行しなくなる。
層よりも不純物濃度の高いバッファ層が存在することか
ら、ベース層中をアノード側へ向かう空乏層の広がりは
、バッファ層に到達した後はほとんど進行しなくなる。
すなわち、バッファ層によって空乏層の広がりが抑えら
れる。このことから、従来と同じ耐圧を出すのに、ベー
ス層の厚さを極めて薄くできる。
れる。このことから、従来と同じ耐圧を出すのに、ベー
ス層の厚さを極めて薄くできる。
このようにベース層が薄くなると、ターンオン及びター
ンオフ時のキャリアの走行時間が速くなる。しかも、ｄ
＜２Ｌとしたことによってアノード領域の幅が非常に狭
くなっているため、ターンオフ時、カソード側からドリ
フト速度ｖ４で流れてきたキャリア（電子）のほとんど
はアノード領域に達することなく、はぼそのままの速度
でアノードショート領域を介してアノード電極へ素早く
引抜かれる。すなわち、ターンオフ時間が一段と短縮さ
れる。
ンオフ時のキャリアの走行時間が速くなる。しかも、ｄ
＜２Ｌとしたことによってアノード領域の幅が非常に狭
くなっているため、ターンオフ時、カソード側からドリ
フト速度ｖ４で流れてきたキャリア（電子）のほとんど
はアノード領域に達することなく、はぼそのままの速度
でアノードショート領域を介してアノード電極へ素早く
引抜かれる。すなわち、ターンオフ時間が一段と短縮さ
れる。
また、オン状態においては、ベース層が薄くなったこと
から、その分だけベース層の抵抗が小さ（なり、よって
オン電圧が低く抑えられる。
から、その分だけベース層の抵抗が小さ（なり、よって
オン電圧が低く抑えられる。
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例であるプレーナ型Ｓ夏サイリ
スクの要部構成を示す断面斜視図であり、第２図はそれ
を模式的に示した断面図である。
スクの要部構成を示す断面斜視図であり、第２図はそれ
を模式的に示した断面図である。
同図に示したＳＩサイリスタは、第５図に示したものと
同様な埋込みゲート構造を有し、すなわちｎ−形半導体
層からなるベース層１にｐ゛形半導体層からなるゲート
２を埋込み、その上にｎ＋形半導体層からなるカソード
３を形成した構造を有している。この構造によれば、ゲ
ート２における第２図に現れた互いに隣り合うｐ″領域
間にも、第１図に示されるようにｐ゛の埋込みゲートが
複数形成され、その間にチャネルｌＯができる。また、
ゲート２にはコンタクト用の凹部４を介してゲート電極
５を形成すると共に、カソード３上にはカソード電極６
を形成する。
同様な埋込みゲート構造を有し、すなわちｎ−形半導体
層からなるベース層１にｐ゛形半導体層からなるゲート
２を埋込み、その上にｎ＋形半導体層からなるカソード
３を形成した構造を有している。この構造によれば、ゲ
ート２における第２図に現れた互いに隣り合うｐ″領域
間にも、第１図に示されるようにｐ゛の埋込みゲートが
複数形成され、その間にチャネルｌＯができる。また、
ゲート２にはコンタクト用の凹部４を介してゲート電極
５を形成すると共に、カソード３上にはカソード電極６
を形成する。
一方、ベース層１の反対側の面には、ベース層１よりも
高不純物濃度（例えば１×１０１４〜１０”／ｃｔａ３
程度）のｎ形半導体層からなるバッファ層１１を介して
アノードショート構造を設けている。
高不純物濃度（例えば１×１０１４〜１０”／ｃｔａ３
程度）のｎ形半導体層からなるバッファ層１１を介して
アノードショート構造を設けている。
このアノードショート構造は１、ｐ゛形半導体層からな
る７ノード（アノード領域）１２とｎ９形半導体層から
なるアノードショート領域１３とを、そのアノードショ
ート間隔ｄがキャリアの拡散長りのほぼ２倍もしくはそ
れ以下（例えばｄ＝３３〜３８μｍ〈２Ｌ）となるよう
に、アノード電極９上に交互に配設してなっている。キ
ャリアの拡散係数をＤ１キャリアのライフタイムをτと
すると、上記拡散長しは ＥＴで表わされる。なお、こ
こでは、アノード１７、アノードショート領域１８のそ
れぞれの深さを例えば１５μｍμｍに設定すると共に、
ショート率を従来と同様に、例えば２０〜３０％程度に
設定する。また、バッファ層１１の厚さ（バッファ層１
１の上面からアノード１２の上端までの厚さ）１＋を例
えば１０〜１５μｍｌ程度に設定すると共に、ベース層
１とバッファＩ’Ｗ１１とを加えた厚さｔ２を例えば２
５０μｍ程度に薄く設定する。
る７ノード（アノード領域）１２とｎ９形半導体層から
なるアノードショート領域１３とを、そのアノードショ
ート間隔ｄがキャリアの拡散長りのほぼ２倍もしくはそ
れ以下（例えばｄ＝３３〜３８μｍ〈２Ｌ）となるよう
に、アノード電極９上に交互に配設してなっている。キ
ャリアの拡散係数をＤ１キャリアのライフタイムをτと
すると、上記拡散長しは ＥＴで表わされる。なお、こ
こでは、アノード１７、アノードショート領域１８のそ
れぞれの深さを例えば１５μｍμｍに設定すると共に、
ショート率を従来と同様に、例えば２０〜３０％程度に
設定する。また、バッファ層１１の厚さ（バッファ層１
１の上面からアノード１２の上端までの厚さ）１＋を例
えば１０〜１５μｍｌ程度に設定すると共に、ベース層
１とバッファＩ’Ｗ１１とを加えた厚さｔ２を例えば２
５０μｍ程度に薄く設定する。
次に、上記構成からなる３１サイリスクの製造工程を第
３図（ａ）〜（ｈ）に基づき説明する。ただしここでは
、上述したゲート（埋込みゲート）２とアノード１２お
よびアノードショート領域１３とが互いに平行な方向へ
長く伸びるように形成するものとする。
３図（ａ）〜（ｈ）に基づき説明する。ただしここでは
、上述したゲート（埋込みゲート）２とアノード１２お
よびアノードショート領域１３とが互いに平行な方向へ
長く伸びるように形成するものとする。
まず同図（ａｌに示すように、厚さ２５０μｍ程度の′
、１等のｎ−基板２０の下面から、リン（Ｐ）等の不純
物を深さ２５〜３０μｍ程度まで拡散させることにより
、バッファ層となるｎ領域２１を形成する。Ｖｔいてそ
の上下面から、マスクを介してホウ素（Ｂ）等の不純物
を拡散させることにより、第３図（′ｂ）に示すように
ゲートとなる ｐ″領域２２およびアノードとなるｐ″
領域２３を同時に形成する。この際、ｐ″領域２３の互
いに隣り合った同志の間隔（すなわちアノードショート
間隔）ｄがほぼ２Ｌ（Ｌはキャリアの拡散長）もしくは
それ以下となるように、例えばｄ＝３３〜３８μｍ程度
に形成すると共に、その深さを１５μｍ程度にする。
、１等のｎ−基板２０の下面から、リン（Ｐ）等の不純
物を深さ２５〜３０μｍ程度まで拡散させることにより
、バッファ層となるｎ領域２１を形成する。Ｖｔいてそ
の上下面から、マスクを介してホウ素（Ｂ）等の不純物
を拡散させることにより、第３図（′ｂ）に示すように
ゲートとなる ｐ″領域２２およびアノードとなるｐ″
領域２３を同時に形成する。この際、ｐ″領域２３の互
いに隣り合った同志の間隔（すなわちアノードショート
間隔）ｄがほぼ２Ｌ（Ｌはキャリアの拡散長）もしくは
それ以下となるように、例えばｄ＝３３〜３８μｍ程度
に形成すると共に、その深さを１５μｍ程度にする。
続いて、第３図（Ｃ１に示すように、ｐ９領域２２の形
成されたｎ−基板２０上に、ｎ−基板２０と同じｎ−−
３ｔ等をエピタキシャル成長させて、ｎ−Ｎ２４を形成
する。更に第３図＋ｄｌに示すように、ｎ−Ｎ２４の上
面には均一に、またｎ６１域２１の下面にはマスクを介
して、リン（Ｐ）等の不純物を拡散させることにより、
カソードとなるｎ”？ｔｌ域２５およびアノードショー
ト領域となるｎ″領域２６を形成する。この際、ｎ４領
域２６がｐ”ｐｆｆ域２３と交互に配設されるようにす
ると共に、その深さを３μｍ程度にし、またｎ４領域２
６とｐ″領域２３の幅の割合（ショート率）が所定値（
例えば２０〜３０％）となるようにする。
成されたｎ−基板２０上に、ｎ−基板２０と同じｎ−−
３ｔ等をエピタキシャル成長させて、ｎ−Ｎ２４を形成
する。更に第３図＋ｄｌに示すように、ｎ−Ｎ２４の上
面には均一に、またｎ６１域２１の下面にはマスクを介
して、リン（Ｐ）等の不純物を拡散させることにより、
カソードとなるｎ”？ｔｌ域２５およびアノードショー
ト領域となるｎ″領域２６を形成する。この際、ｎ４領
域２６がｐ”ｐｆｆ域２３と交互に配設されるようにす
ると共に、その深さを３μｍ程度にし、またｎ４領域２
６とｐ″領域２３の幅の割合（ショート率）が所定値（
例えば２０〜３０％）となるようにする。
その後第３図（ｅ）に示すように、ｎ″領域２５および
ｎ−層２４を選択的にエツチングすることにより、ゲー
トとなるｐ″領域２２の周辺領域上にコンタクト用の凹
部４を形成する。続いて第３図（ｆｌに示すように、凹
部４内に露出したｐ″領域２２の表面部に対し、オーミ
ックコンタクトを得るためにホウ素（Ｂ）等の不純物を
更に拡散する（斜線部）。その後、ｐ″領域２２、ｎ″
領域２５、並びにｐ“領域２４およびｎ“領域２６に対
し、第３図（幻のようにＡ１等からなるゲート電極５、
カソード電極６、アノード電極９を蒸着もしくはスパッ
タ等を利用して形成する。このようにして得られたｎ−
基板２０，１）−領域２２、ｎ″領域２５、ｎ領域２１
、ｐ″領域２３、ｎ１領域２６は、それぞれ、第１図お
よび第２図に示したベース層１、ゲート２、カソード３
、バッファ層１１、アノード１２、アノードショート領
域１３に対応する。そして最後に、第３図（ｈ）に示す
ように、電極５および６上のポンディングパッド領域を
残して、表面部をＳｉｎ、等からなるパッシベーション
膜２７で被覆する。
ｎ−層２４を選択的にエツチングすることにより、ゲー
トとなるｐ″領域２２の周辺領域上にコンタクト用の凹
部４を形成する。続いて第３図（ｆｌに示すように、凹
部４内に露出したｐ″領域２２の表面部に対し、オーミ
ックコンタクトを得るためにホウ素（Ｂ）等の不純物を
更に拡散する（斜線部）。その後、ｐ″領域２２、ｎ″
領域２５、並びにｐ“領域２４およびｎ“領域２６に対
し、第３図（幻のようにＡ１等からなるゲート電極５、
カソード電極６、アノード電極９を蒸着もしくはスパッ
タ等を利用して形成する。このようにして得られたｎ−
基板２０，１）−領域２２、ｎ″領域２５、ｎ領域２１
、ｐ″領域２３、ｎ１領域２６は、それぞれ、第１図お
よび第２図に示したベース層１、ゲート２、カソード３
、バッファ層１１、アノード１２、アノードショート領
域１３に対応する。そして最後に、第３図（ｈ）に示す
ように、電極５および６上のポンディングパッド領域を
残して、表面部をＳｉｎ、等からなるパッシベーション
膜２７で被覆する。
次に、本実施例の８丁サイリスクの主要な動作、特にバ
ッファ層１１およびアノードショート構造に係る特徴的
な作用について、第２図を参照して以下に説明する。
ッファ層１１およびアノードショート構造に係る特徴的
な作用について、第２図を参照して以下に説明する。
本実施例のＳ■サイリスクにおいて、ゲート−アノード
間に逆バイアスを印加していった場合、ベース層（ｎ″
層）１中をアノード側へ向かって空乏層が広がっていく
。しかし、アノード１２上にはベース層１よりも不純物
濃度の高いバッファ層（０層）１１が存在することから
、上記空乏層の広がりはバッファ層１１に到達した以後
はほとんど進行しなくなる。すなわち、バッファ層１１
によって空乏層の広がりが抑えられる。従って、従来と
同じ使用耐圧（ゲート−アノード間耐圧）を出すのに、
ベース層１の厚さを極めて薄（でき、よって上述したよ
うにベース層ｌにバッファ層１１を加えた厚さｔ２をも
２５０ μｍ程度に薄くできる（第５図に示した従来に
おけるベースＮ１の厚さｔは３５０〜４００μｍと厚い
）。
間に逆バイアスを印加していった場合、ベース層（ｎ″
層）１中をアノード側へ向かって空乏層が広がっていく
。しかし、アノード１２上にはベース層１よりも不純物
濃度の高いバッファ層（０層）１１が存在することから
、上記空乏層の広がりはバッファ層１１に到達した以後
はほとんど進行しなくなる。すなわち、バッファ層１１
によって空乏層の広がりが抑えられる。従って、従来と
同じ使用耐圧（ゲート−アノード間耐圧）を出すのに、
ベース層１の厚さを極めて薄（でき、よって上述したよ
うにベース層ｌにバッファ層１１を加えた厚さｔ２をも
２５０ μｍ程度に薄くできる（第５図に示した従来に
おけるベースＮ１の厚さｔは３５０〜４００μｍと厚い
）。
このようにベース層１を薄くできると、ターンオン及び
ターンオフ時のキャリアの走行時間が短縮され、よって
スイッチング速度を相当に速くすることができる。それ
と共に、オン状態においては、ベース層１の抵抗が小さ
くなり、よってオン電圧を低く抑えることができる。
ターンオフ時のキャリアの走行時間が短縮され、よって
スイッチング速度を相当に速くすることができる。それ
と共に、オン状態においては、ベース層１の抵抗が小さ
くなり、よってオン電圧を低く抑えることができる。
更に、ターンオフ時間については、本実施例のアノード
ショート構造により、−層の短縮化が可能になる。すな
わち、ｎ１領域であるアノードショート領域１３はｐ＋
領領域あるアノード１２よりも電子に対するポテンシャ
ルが低く、よって電子がたまりやすい。しかも、アノー
ドショート間ｌｉｄを電子の拡散長しのほぼ２倍もしく
はそれ以下としたことにより、アノード１２の幅（面積
）が非常に狭くなっている。これらのことから、ターン
オフ時には、カソード３側からチャネル１０を介しドリ
フト速度Ｖｄで移動してきた電子のほとんどはアノード
（ｐ１領域）１２に達することなく、はぼそのままの速
度でアノードショート領域（ｎ”ｔＪ域）１３に達し、
ここから素早くアノード電極９へ引抜かれる。なお、カ
ソード３側から移動してきた電子の極一部にはアノード
１２の中央付近に達するものもあるが、このような電子
であっても、ｄ＜２Ｌとしたことにより、アノードショ
ート領域１８へ達するまでに拡散速度Ｖｋで移動しなけ
ればならない距離は、拡散長しに満たない非常にわずか
な距離となる。このように、電子が従来のようにアノー
ド前面に長く滞るということがなく、しかもほとんどの
電子がアノード１２に達することなく引抜かれるため、
ターンオフ時間が著しく短縮される。
ショート構造により、−層の短縮化が可能になる。すな
わち、ｎ１領域であるアノードショート領域１３はｐ＋
領領域あるアノード１２よりも電子に対するポテンシャ
ルが低く、よって電子がたまりやすい。しかも、アノー
ドショート間ｌｉｄを電子の拡散長しのほぼ２倍もしく
はそれ以下としたことにより、アノード１２の幅（面積
）が非常に狭くなっている。これらのことから、ターン
オフ時には、カソード３側からチャネル１０を介しドリ
フト速度Ｖｄで移動してきた電子のほとんどはアノード
（ｐ１領域）１２に達することなく、はぼそのままの速
度でアノードショート領域（ｎ”ｔＪ域）１３に達し、
ここから素早くアノード電極９へ引抜かれる。なお、カ
ソード３側から移動してきた電子の極一部にはアノード
１２の中央付近に達するものもあるが、このような電子
であっても、ｄ＜２Ｌとしたことにより、アノードショ
ート領域１８へ達するまでに拡散速度Ｖｋで移動しなけ
ればならない距離は、拡散長しに満たない非常にわずか
な距離となる。このように、電子が従来のようにアノー
ド前面に長く滞るということがなく、しかもほとんどの
電子がアノード１２に達することなく引抜かれるため、
ターンオフ時間が著しく短縮される。
また、上記アノードショート構造ではｄ＜２Ｌとしたが
、このようにすることによってショート率が変化すると
いうことはなく、すなわちアノード電極９上におけるア
ノード１２の全面積は相変わらず一定となるので、オン
状態におけるアノード側からの正孔の注入量が従来のも
のより減少するという心配は全くない。これらのことか
ら、本実施例に係るアノードショート構造によってオン
電圧が増加するようなことはなく、かえって、上述した
ようにベース層１を薄くできることからオン電圧を下げ
ることができる。
、このようにすることによってショート率が変化すると
いうことはなく、すなわちアノード電極９上におけるア
ノード１２の全面積は相変わらず一定となるので、オン
状態におけるアノード側からの正孔の注入量が従来のも
のより減少するという心配は全くない。これらのことか
ら、本実施例に係るアノードショート構造によってオン
電圧が増加するようなことはなく、かえって、上述した
ようにベース層１を薄くできることからオン電圧を下げ
ることができる。
なお、本発明は３１サイリスタに限らず、ＣＴＯ（Ｇａ
ｔｅ Ｔｕｒｎ−Ｏｆｆ Ｔｈｙｒｉｓｔｏｒ）、
Ｉ ＣＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏ
ｌａｒ Ｔｒａｎｓｉｓｔｏｒ ：商品名）。
ｔｅ Ｔｕｒｎ−Ｏｆｆ Ｔｈｙｒｉｓｔｏｒ）、
Ｉ ＣＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏ
ｌａｒ Ｔｒａｎｓｉｓｔｏｒ ：商品名）。
Ｇ Ａ Ｔ Ｔ （Ｇａｔｅ Ａｓ５ｏｃｉａｔｅｄ
Ｔｕｒｎ−Ｏｆｆ Ｔｈｙｒｉｓｔｏｒ：商品名）、あ
るいは一般のサイリスタ等、アノードショート構造を有
する各種のスイッチング素子に適用できる。例えば、上
記実施例と同様なアノードショート構造を、ｎｐｎｐ構
成の一般のＧＴＯに適用した例を第４図に示す。具体的
には、ベース層（ｎ−層）３０、ゲート（ｐ層）３１、
カソード（ｎ＋領領域３２、ゲート電極３３、カソード
電極３４、アノード電極３５等から構成されるＧＴＯの
アノード側に、バッファ層（ｎ層）３６を介して、アノ
ード（ｐ”ｓＩ域）３７およびアノードショーＤＩ域（
ｎ＋領領域３８をｄ４２Ｌとなるように交互に配設して
なるアノードショート構造を形成したものである。この
ように構成したＧＴＯにおいても、前述したと同様な作
用により、通常の使用耐圧が容易に出せると共に、オン
電圧を増加させることなくスイッチング速度の著しい高
速化が可能になる。
Ｔｕｒｎ−Ｏｆｆ Ｔｈｙｒｉｓｔｏｒ：商品名）、あ
るいは一般のサイリスタ等、アノードショート構造を有
する各種のスイッチング素子に適用できる。例えば、上
記実施例と同様なアノードショート構造を、ｎｐｎｐ構
成の一般のＧＴＯに適用した例を第４図に示す。具体的
には、ベース層（ｎ−層）３０、ゲート（ｐ層）３１、
カソード（ｎ＋領領域３２、ゲート電極３３、カソード
電極３４、アノード電極３５等から構成されるＧＴＯの
アノード側に、バッファ層（ｎ層）３６を介して、アノ
ード（ｐ”ｓＩ域）３７およびアノードショーＤＩ域（
ｎ＋領領域３８をｄ４２Ｌとなるように交互に配設して
なるアノードショート構造を形成したものである。この
ように構成したＧＴＯにおいても、前述したと同様な作
用により、通常の使用耐圧が容易に出せると共に、オン
電圧を増加させることなくスイッチング速度の著しい高
速化が可能になる。
また、アノードショート領域はｎ゛領域限定されること
はなく、ｎ−あるいはｎ ８Ｎ域としてもよい。７ノー
ドとアノードショート領域の互いの深さ（厚さ）の関係
も任意であり、前記実施例で示した数値はほんの一例で
ある。また、バッファ層の厚さも、前記実施例で示した
数値はほんの一例である。
はなく、ｎ−あるいはｎ ８Ｎ域としてもよい。７ノー
ドとアノードショート領域の互いの深さ（厚さ）の関係
も任意であり、前記実施例で示した数値はほんの一例で
ある。また、バッファ層の厚さも、前記実施例で示した
数値はほんの一例である。
更に、第１図に示した実施例ではアノード１２およびア
ノードショート領域１３の形成方向をゲート（埋込みゲ
ート）２の形成方向に対して垂直方向となるようにした
が、第３図のように互いに平行となように形成してもよ
い。また、製造工程においては、前述したような不純物
拡散の代りにイオン注入等を利用してもよい。
ノードショート領域１３の形成方向をゲート（埋込みゲ
ート）２の形成方向に対して垂直方向となるようにした
が、第３図のように互いに平行となように形成してもよ
い。また、製造工程においては、前述したような不純物
拡散の代りにイオン注入等を利用してもよい。
また、特にＳＩサイリスタにおいては、カソード領域の
下方位置にのみアノード領域及びアノードショー） ６
１４域を交互に配設し、それ以外の位置にはアノード領
域のみを均一に配置してもよい。
下方位置にのみアノード領域及びアノードショー） ６
１４域を交互に配設し、それ以外の位置にはアノード領
域のみを均一に配置してもよい。
さらには、アノードショート領域をゲート間のチャネル
の下方位置にのみ設けてもよい。ターンオフ時には、カ
ソード側からチャネルを介してほぼ真下に電子が流れて
くることを考えれば、このような構成にしても電子を引
き抜く作用に変わりはない。一方、アノード有効面積は
一段と増加することになるため、オン電圧をより低く抑
えることができ、よって上記実施例以上の効果が期待で
きる。
の下方位置にのみ設けてもよい。ターンオフ時には、カ
ソード側からチャネルを介してほぼ真下に電子が流れて
くることを考えれば、このような構成にしても電子を引
き抜く作用に変わりはない。一方、アノード有効面積は
一段と増加することになるため、オン電圧をより低く抑
えることができ、よって上記実施例以上の効果が期待で
きる。
なお、ｎ及びｐのいずれのチャネルを持つ半導体スイッ
チング素子に対しても本発明を適用しうるのは、もちろ
んのことである。
チング素子に対しても本発明を適用しうるのは、もちろ
んのことである。
以上説明したように、本発明によれば、バッファ層を設
けたことにより、ベース層を薄くしたまま容易に通常の
使用耐圧を出すことができる。しかも、このようにベー
ス層を薄くできることにより、ターンオン及びターンオ
フ時間を短縮でき、スイッチング速度の著しい高速化が
可能になると共に、オン状態におけるベース層の抵抗を
小さくして、オン電圧を低く抑えることができ名、シか
も、アノードショート構造においてｄ＜２Ｌとしたこと
により、ターンオフ時間を一段と短縮でき、これによっ
てオン電圧の増加が引起こされることもない。
けたことにより、ベース層を薄くしたまま容易に通常の
使用耐圧を出すことができる。しかも、このようにベー
ス層を薄くできることにより、ターンオン及びターンオ
フ時間を短縮でき、スイッチング速度の著しい高速化が
可能になると共に、オン状態におけるベース層の抵抗を
小さくして、オン電圧を低く抑えることができ名、シか
も、アノードショート構造においてｄ＜２Ｌとしたこと
により、ターンオフ時間を一段と短縮でき、これによっ
てオン電圧の増加が引起こされることもない。
第１図は本発明の一実施例（３１サイリスクの場合）の
要部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、第３図
（ａ）〜（ｈ）は同実施例のＳｌサイリスタの製造工程
図、 第４図は本発明の他の実施例（ＧＴＯの場合）の概略構
成を示す模式断面図、 第５図は従来のＳｌサイリスタの概略構成を示す模式断
面図である。 １・・・ベース層、 ９・・・アノード電極、 １１・・・バッファ層、 １２・・・アノード（アノード領域）、１３・・・アノ
ードショート領域、 ３０・・・ベース層、 ３５・・・アノード電極、 ３６・・・バッファ層、 ３７・・・アノード（アノード領域）、３８・・・アノ
ードショート領域。 特許出願人 株式会社豊田自動織機製作所同 上
財団法人 半導体研究振興会ネＪ呑明の一実施例（
Ｓｔすイリスタ）の昶を略懸第２図 本発明の４色の実施４ＩｒＪ） （ＧＴＯ）の擬路誦
６：第４図 （Ｃ） 本発明の一′ＪＪ匝イク／ｌのＳＩＴ 第３ （ｅ） （ｆ） （ｈ） ナイリスタの民逍工殺 図
要部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、第３図
（ａ）〜（ｈ）は同実施例のＳｌサイリスタの製造工程
図、 第４図は本発明の他の実施例（ＧＴＯの場合）の概略構
成を示す模式断面図、 第５図は従来のＳｌサイリスタの概略構成を示す模式断
面図である。 １・・・ベース層、 ９・・・アノード電極、 １１・・・バッファ層、 １２・・・アノード（アノード領域）、１３・・・アノ
ードショート領域、 ３０・・・ベース層、 ３５・・・アノード電極、 ３６・・・バッファ層、 ３７・・・アノード（アノード領域）、３８・・・アノ
ードショート領域。 特許出願人 株式会社豊田自動織機製作所同 上
財団法人 半導体研究振興会ネＪ呑明の一実施例（
Ｓｔすイリスタ）の昶を略懸第２図 本発明の４色の実施４ＩｒＪ） （ＧＴＯ）の擬路誦
６：第４図 （Ｃ） 本発明の一′ＪＪ匝イク／ｌのＳＩＴ 第３ （ｅ） （ｆ） （ｈ） ナイリスタの民逍工殺 図
Claims (1)
- 【特許請求の範囲】 １）一導電形で低不純物濃度の半導体層からなるベース
層下であってアノード電極上に、アノード領域とアノー
ドショート領域とを交互に配設してなるアノードショー
ト構造を有する半導体スイッチング素子において、 前記ベース層と前記アノードショート構造との間に、前
記ベース層と同一導電形であって前記ベース層よりも高
不純物濃度の半導体層からなるバッファ層を配設すると
共に、前記アノードショート構造のアノードショート間
隔をキャリアの拡散長の略２倍もしくはそれ以下とした
ことを特徴とする半導体スイッチング素子。 ２）前記アノードショート領域の厚さが前記アノード領
域の厚さよりも薄い特許請求の範囲第１項記載の半導体
スイッチング素子。 ３）前記アノードショート構造をカソード領域の下方に
のみ設け、該カソード領域の下方以外には前記アノード
領域のみを設けた特許請求の範囲第１項または第２項記
載の半導体スイッチング素子。 ４）前記アノードショート領域を、前記カソード領域の
下方であって、かつ各ゲート間に形成されるチャネルの
下方にのみ設けた特許請求の範囲第３項記載の半導体ス
イッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249562A JPH0795594B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249562A JPH0795594B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191462A true JPH0191462A (ja) | 1989-04-11 |
| JPH0795594B2 JPH0795594B2 (ja) | 1995-10-11 |
Family
ID=17194845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249562A Expired - Lifetime JPH0795594B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795594B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315602A (ja) * | 1992-05-11 | 1993-11-26 | Naoshige Tamamushi | ドリフトバッファ構造を有する半導体素子 |
| JP2003209123A (ja) * | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| JP2011103403A (ja) * | 2009-11-11 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
| JP2011108876A (ja) * | 2009-11-18 | 2011-06-02 | Shindengen Electric Mfg Co Ltd | サイリスタ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147290A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5186982A (en) * | 1975-01-29 | 1976-07-30 | Hitachi Ltd | Geeto taan ofu sairisuta |
| JPS54149480A (en) * | 1978-05-12 | 1979-11-22 | Fiz Tekhn I Im Ei Efu Iofue Ak | Thyristor |
| JPS55146968A (en) * | 1980-02-14 | 1980-11-15 | Mitsubishi Electric Corp | Semiconductor switching element |
| JPS6219079A (ja) * | 1985-07-18 | 1987-01-27 | Kyowa Hakko Kogyo Co Ltd | キラ−活性を有する新種酵母 |
-
1987
- 1987-10-02 JP JP62249562A patent/JPH0795594B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147290A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5186982A (en) * | 1975-01-29 | 1976-07-30 | Hitachi Ltd | Geeto taan ofu sairisuta |
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| JPS55146968A (en) * | 1980-02-14 | 1980-11-15 | Mitsubishi Electric Corp | Semiconductor switching element |
| JPS6219079A (ja) * | 1985-07-18 | 1987-01-27 | Kyowa Hakko Kogyo Co Ltd | キラ−活性を有する新種酵母 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315602A (ja) * | 1992-05-11 | 1993-11-26 | Naoshige Tamamushi | ドリフトバッファ構造を有する半導体素子 |
| JP2003209123A (ja) * | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| JP2011103403A (ja) * | 2009-11-11 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
| JP2011108876A (ja) * | 2009-11-18 | 2011-06-02 | Shindengen Electric Mfg Co Ltd | サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795594B2 (ja) | 1995-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |