JPH08316470A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
- Publication number
- JPH08316470A JPH08316470A JP7123309A JP12330995A JPH08316470A JP H08316470 A JPH08316470 A JP H08316470A JP 7123309 A JP7123309 A JP 7123309A JP 12330995 A JP12330995 A JP 12330995A JP H08316470 A JPH08316470 A JP H08316470A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- region
- main surface
- gate
- depletion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
- H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】全領域でｐｎ接合を含まない構造で、半導体基
板にバンドギャップが１．５ｅＶ以上の炭化ケイ素など
の半導体材料を用いることで、静的耐圧より高い耐圧を
長時間維持する電力用半導体素子を得る。 【構成】ｎ形の半導体基板１の第１主面の表面層にゲー
ト溝１３が形成され、このゲート溝１３の表面上にゲー
ト絶縁膜３を介してゲート電極２が形成され、このゲー
ト溝１３に囲まれた半導体基板１の表面層にｎ+ ソース
領域４が形成され、ソース領域４上にソース電極８が形
成される。この半導体基板１に炭化ケイ素などのバンド
ギャップが１．５ｅＶ以上の半導体材料を使用する。
板にバンドギャップが１．５ｅＶ以上の炭化ケイ素など
の半導体材料を用いることで、静的耐圧より高い耐圧を
長時間維持する電力用半導体素子を得る。 【構成】ｎ形の半導体基板１の第１主面の表面層にゲー
ト溝１３が形成され、このゲート溝１３の表面上にゲー
ト絶縁膜３を介してゲート電極２が形成され、このゲー
ト溝１３に囲まれた半導体基板１の表面層にｎ+ ソース
領域４が形成され、ソース領域４上にソース電極８が形
成される。この半導体基板１に炭化ケイ素などのバンド
ギャップが１．５ｅＶ以上の半導体材料を使用する。
Description
【０００１】
【産業上の利用分野】この発明は、炭化ケイ素等のバン
ドギャップの大きな半導体材料で製作した高耐圧、大電
流を制御する電力用半導体素子に関する。
ドギャップの大きな半導体材料で製作した高耐圧、大電
流を制御する電力用半導体素子に関する。
【０００２】
【従来の技術】電力用半導体素子は、現在半導体材料と
してシリコンが最も多く使用され、また用途に応じて様
々な構造が適用されている。その一つに、Tsengyau Sya
u et al IEEE TRANSACTION ON ERECTRON DEVICES.VOL.4
1,NO.5,MAY (1994) pp.800〜808 や特開平２−１５６７
７で開示されている構造があり、その構造について以下
に説明する。
してシリコンが最も多く使用され、また用途に応じて様
々な構造が適用されている。その一つに、Tsengyau Sya
u et al IEEE TRANSACTION ON ERECTRON DEVICES.VOL.4
1,NO.5,MAY (1994) pp.800〜808 や特開平２−１５６７
７で開示されている構造があり、その構造について以下
に説明する。
【０００３】図４は従来素子の断面構造図を示す。ｎ形
の半導体基板１の一方の主面（第１主面）の表面層にゲ
ート溝１３が形成され、このゲート溝１３の表面上にゲ
ート絶縁膜３を介してゲート電極２が形成される。この
ゲート溝１３に囲まれた半導体基板１の表面層にｎ+ ソ
ース領域４が形成される。半導体基板１でゲート溝１３
に囲まれた領域は第１ドリフト領域５となり、その下の
領域は第２ドリフト領域６となる。半導体基板１の他方
の主面（第２主面）の表面層にｎ+ ドレイン領域７が形
成され、ｎ+ ドレイン領域７上にドレイン電極１０が形
成される。第１ドリフト領域５の幅Ｗが極めて狭いた
め、ｎ+ ソース電極８は各セル（単位素子）に設けられ
ず、セルを構成していない半導体基板１上に設ける。そ
の場合、同図の右側にあるように、半導体基板１のｎ層
から電気的に分離するために、ｐ領域２１を形成しその
表面層にｎ+ ソース領域４を形成し、その表面にソース
電極８を形成する。
の半導体基板１の一方の主面（第１主面）の表面層にゲ
ート溝１３が形成され、このゲート溝１３の表面上にゲ
ート絶縁膜３を介してゲート電極２が形成される。この
ゲート溝１３に囲まれた半導体基板１の表面層にｎ+ ソ
ース領域４が形成される。半導体基板１でゲート溝１３
に囲まれた領域は第１ドリフト領域５となり、その下の
領域は第２ドリフト領域６となる。半導体基板１の他方
の主面（第２主面）の表面層にｎ+ ドレイン領域７が形
成され、ｎ+ ドレイン領域７上にドレイン電極１０が形
成される。第１ドリフト領域５の幅Ｗが極めて狭いた
め、ｎ+ ソース電極８は各セル（単位素子）に設けられ
ず、セルを構成していない半導体基板１上に設ける。そ
の場合、同図の右側にあるように、半導体基板１のｎ層
から電気的に分離するために、ｐ領域２１を形成しその
表面層にｎ+ ソース領域４を形成し、その表面にソース
電極８を形成する。
【０００４】つぎにこの素子の動作を説明する。ゲート
電極２に正、ソース電極８に負のゲート電圧を印加する
と、第１ドリフト領域５に空乏層１１が拡がり、その空
乏層端１２が接すると、つまり空乏層１１が閉じた段階
でｎ+ ソース領域４からｎ+ドレイン領域７へ流れる電
子電流路が絶れる。従って、ソース電極８に負、ドレイ
ン電極１０に正の電圧を印加すると、空乏層１１が閉じ
るまではドレイン電流が流れ、空乏層１１が閉じた段階
でドレイン電流は遮断する。
電極２に正、ソース電極８に負のゲート電圧を印加する
と、第１ドリフト領域５に空乏層１１が拡がり、その空
乏層端１２が接すると、つまり空乏層１１が閉じた段階
でｎ+ ソース領域４からｎ+ドレイン領域７へ流れる電
子電流路が絶れる。従って、ソース電極８に負、ドレイ
ン電極１０に正の電圧を印加すると、空乏層１１が閉じ
るまではドレイン電流が流れ、空乏層１１が閉じた段階
でドレイン電流は遮断する。
【０００５】
【発明が解決しようとする課題】前記の構造において
は、ソース電極８下のｐ領域２１から少数キャリアであ
る正孔が瞬時にｎ形の第一ドリフト領域５に第２ドリフ
ト領域６を介して注入されるので、ゲート電圧を印加し
た直後から空乏層端１２は、静的状態つまり反転層が正
孔によって形成された状態と、同一の伸びとなり、その
ためゲート電圧を印加した直後に空乏層端１２を、静的
状態より一時的に拡げて、静的耐圧より高い耐圧を保持
させることはできない。
は、ソース電極８下のｐ領域２１から少数キャリアであ
る正孔が瞬時にｎ形の第一ドリフト領域５に第２ドリフ
ト領域６を介して注入されるので、ゲート電圧を印加し
た直後から空乏層端１２は、静的状態つまり反転層が正
孔によって形成された状態と、同一の伸びとなり、その
ためゲート電圧を印加した直後に空乏層端１２を、静的
状態より一時的に拡げて、静的耐圧より高い耐圧を保持
させることはできない。
【０００６】この発明は、前記課題を解決するために、
ｐｎ接合を含まない構造にして、さらに半導体基板にバ
ンドギャップの大きい半導体材料を使用することによっ
て、静的耐圧より高い耐圧を確保し、かつこの耐圧を保
持する時間を増大させることができる電力用半導体素子
を提供することを目的とする。
ｐｎ接合を含まない構造にして、さらに半導体基板にバ
ンドギャップの大きい半導体材料を使用することによっ
て、静的耐圧より高い耐圧を確保し、かつこの耐圧を保
持する時間を増大させることができる電力用半導体素子
を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、半導体基板の第一主面の表面層に選択的に溝を形成
し、該溝で囲まれた第一主面上にソース電極を形成し、
該溝の表面上に絶縁膜を介してゲート電極を形成し、第
二主面上にドレイン電極を形成して、トレンチ構造のＭ
ＯＳＦＥＴを構成し、前記半導体基板に１．５ｅＶ以上
のバンドギャップを有する半導体材料を使用する。この
半導体基板の材料が炭化ケイ素であるとよい。また溝で
囲まれた第一主面の表面層と、第二主面の表面層とに半
導体基板と同一導電形の高濃度のソース領域と、ドレイ
ン領域とをそれぞれ形成し、ソース領域上にソース電極
と、ドレイン領域上にドレイン電極とをそれぞれ形成す
る。
に、半導体基板の第一主面の表面層に選択的に溝を形成
し、該溝で囲まれた第一主面上にソース電極を形成し、
該溝の表面上に絶縁膜を介してゲート電極を形成し、第
二主面上にドレイン電極を形成して、トレンチ構造のＭ
ＯＳＦＥＴを構成し、前記半導体基板に１．５ｅＶ以上
のバンドギャップを有する半導体材料を使用する。この
半導体基板の材料が炭化ケイ素であるとよい。また溝で
囲まれた第一主面の表面層と、第二主面の表面層とに半
導体基板と同一導電形の高濃度のソース領域と、ドレイ
ン領域とをそれぞれ形成し、ソース領域上にソース電極
と、ドレイン領域上にドレイン電極とをそれぞれ形成す
る。
【０００８】
【作用】絶縁膜直下の半導体中の空乏層の拡がりは２種
類の条件で異なる。一つは熱平衡状態で、絶縁膜と半導
体の界面に少数キャリアである正孔が蓄積し、反転層
（ｉｎｖｅｒｓｉｏｎ）が形成される静的な状態と、も
う一つは深層空乏層（ｄｅｅｐ−ｄｅｐｌｅｔｉｏｎ：
少数キャリアである正孔による反転層が形成されない状
態での空乏層のことをいう）とよばれる現象で、急激に
ゲートに電圧を印加したとき、正孔の蓄積がそれに応答
できず空乏層が反転層より一時的に拡がる過渡的な状態
がある。しかし正孔の熱的発生やｐ領域からの注入によ
り、通常極めて短時間で空乏層は反転層の幅になる。
類の条件で異なる。一つは熱平衡状態で、絶縁膜と半導
体の界面に少数キャリアである正孔が蓄積し、反転層
（ｉｎｖｅｒｓｉｏｎ）が形成される静的な状態と、も
う一つは深層空乏層（ｄｅｅｐ−ｄｅｐｌｅｔｉｏｎ：
少数キャリアである正孔による反転層が形成されない状
態での空乏層のことをいう）とよばれる現象で、急激に
ゲートに電圧を印加したとき、正孔の蓄積がそれに応答
できず空乏層が反転層より一時的に拡がる過渡的な状態
がある。しかし正孔の熱的発生やｐ領域からの注入によ
り、通常極めて短時間で空乏層は反転層の幅になる。
【０００９】図３は空乏層の拡がりを計算した図であ
る。ここではゲート絶縁膜は酸化膜（ＳｉＯ2 ）とし、
厚さは０．１μｍである。この図から深層空乏層（ｄｅ
ｅｐ−ｄｅｐｌｅｔｉｏｎ）の空乏層端１２の拡がり
は、正孔が蓄積した状態の空乏層端１２の拡がり（図で
ｉｎｖｅｒｓｉｏｎ ｌｉｍｉｔ：限界反転層）より、
数倍以上になることが分かる。このことから、ｐｎ接合
のある従来構造より、第１ドリフト領域の幅を広くして
も、耐圧を保持でき、従って各セルごとにソース電極を
形成でき、ｐｎ接合を含まない構造にすることができ
る。また同図でＷは深層空乏層（ｄｅｅｐ ｄｅｐｌｅ
ｔｉｏｎ）の幅、Ｗm は限界反転層（ｉｎｖｅｒｓｉｏ
ｎ ｌｉｍｉｔ）の幅を示し、所謂空乏層の伸びを示
す。
る。ここではゲート絶縁膜は酸化膜（ＳｉＯ2 ）とし、
厚さは０．１μｍである。この図から深層空乏層（ｄｅ
ｅｐ−ｄｅｐｌｅｔｉｏｎ）の空乏層端１２の拡がり
は、正孔が蓄積した状態の空乏層端１２の拡がり（図で
ｉｎｖｅｒｓｉｏｎ ｌｉｍｉｔ：限界反転層）より、
数倍以上になることが分かる。このことから、ｐｎ接合
のある従来構造より、第１ドリフト領域の幅を広くして
も、耐圧を保持でき、従って各セルごとにソース電極を
形成でき、ｐｎ接合を含まない構造にすることができ
る。また同図でＷは深層空乏層（ｄｅｅｐ ｄｅｐｌｅ
ｔｉｏｎ）の幅、Ｗm は限界反転層（ｉｎｖｅｒｓｉｏ
ｎ ｌｉｍｉｔ）の幅を示し、所謂空乏層の伸びを示
す。
【００１０】またシリコンで製作したｐｎ接合を含まな
い構造の素子では、耐圧を保持する状態つまり前記の過
渡的状態は、数１０秒に亘って保持することができる
が、従来技術で述べたTsengyou Syau 等が開示した構
造、つまりｐｎ接合を含む構造ではこの過渡的状態がな
く、耐圧を保持できない。その理由は前記した通りで、
ソース電極を設けるｎ+ ソース領域４を半導体基板１の
ｎ層から電気的に分離するためのｐ領域２１から正孔が
第２ドリフト領域６を介して第１ドリフト領域５に注入
され、ゲート電圧の印加と同時に反転層が形成され、空
乏層が第１ドリフト領域５を閉じることができなくな
り、耐圧が保持できない。
い構造の素子では、耐圧を保持する状態つまり前記の過
渡的状態は、数１０秒に亘って保持することができる
が、従来技術で述べたTsengyou Syau 等が開示した構
造、つまりｐｎ接合を含む構造ではこの過渡的状態がな
く、耐圧を保持できない。その理由は前記した通りで、
ソース電極を設けるｎ+ ソース領域４を半導体基板１の
ｎ層から電気的に分離するためのｐ領域２１から正孔が
第２ドリフト領域６を介して第１ドリフト領域５に注入
され、ゲート電圧の印加と同時に反転層が形成され、空
乏層が第１ドリフト領域５を閉じることができなくな
り、耐圧が保持できない。
【００１１】ところで、耐圧保持時間は、空乏層中で発
生する少数キャリアである正孔で決まり、その発生率は
真性キャリア濃度ｎi とライフタイムによって決まる。
ライフタイムは結晶性などによって決まる２次的なもの
であるが、ｎi は半導体に固有の物理量であるために、
半導体材料を決めると次式で決まる。
生する少数キャリアである正孔で決まり、その発生率は
真性キャリア濃度ｎi とライフタイムによって決まる。
ライフタイムは結晶性などによって決まる２次的なもの
であるが、ｎi は半導体に固有の物理量であるために、
半導体材料を決めると次式で決まる。
【００１２】
【数１】 ここで、Ｎc ＮV は伝導帯および価電子帯の状態密度、
Ｅｇ、ｋ、Ｔはバンドギャップ、ボルツマン定数および
絶対温度である。耐圧を長時間保持させるためには、ｎ
i を小さくする必要があり、従って、上式から大きなバ
ンドギャップの半導体材料を使用する必要がある。この
半導体材料として、ＧａＡｓ（ガリウムヒ素）やＳｉＣ
（炭化ケイ素）がある。
Ｅｇ、ｋ、Ｔはバンドギャップ、ボルツマン定数および
絶対温度である。耐圧を長時間保持させるためには、ｎ
i を小さくする必要があり、従って、上式から大きなバ
ンドギャップの半導体材料を使用する必要がある。この
半導体材料として、ＧａＡｓ（ガリウムヒ素）やＳｉＣ
（炭化ケイ素）がある。
【００１３】
【実施例】図１はこの発明の一実施例の素子の要部断面
構造を示す。ソース電極８は各セルのｎ+ ソース領域４
上に設けられているため、従来構造のようにｐ領域２１
（図４参照）の形成は不要であり全領域でｐｎ接合を含
まないトレンチ構造のＭＯＳＦＥＴである。図４とソー
ス電極８部以外は同一構造であり、また符号も同一のた
め、本構造の説明は省略する。同図において、第１ドリ
フト領域５の幅Ｗを両側からの空乏層端１２の伸びＬが
凌駕することで耐圧を確保することができる。半導体基
板１にシリコン（Ｓｉ）を使用してこの素子を製作した
場合、ｐｎ接合を含む従来構造ではデバイスシミュレー
ションの結果せいぜい２０Ｖ以下しか静的耐圧を確保で
きないものが、ｐｎ接合を含まない本発明の構造では第
１ドリフト領域５の幅Ｗを従来構造より拡げても、４０
Ｖ以上の電圧を、数１０秒間保持できた。このように、
ｐｎ接合を含まない構造にすることで、第１ドリフト領
域５の幅Ｗを従来構造より拡げることができ、そのため
各セルのｎ+ ソース領域４上にソース電極８を設けるこ
とができる。
構造を示す。ソース電極８は各セルのｎ+ ソース領域４
上に設けられているため、従来構造のようにｐ領域２１
（図４参照）の形成は不要であり全領域でｐｎ接合を含
まないトレンチ構造のＭＯＳＦＥＴである。図４とソー
ス電極８部以外は同一構造であり、また符号も同一のた
め、本構造の説明は省略する。同図において、第１ドリ
フト領域５の幅Ｗを両側からの空乏層端１２の伸びＬが
凌駕することで耐圧を確保することができる。半導体基
板１にシリコン（Ｓｉ）を使用してこの素子を製作した
場合、ｐｎ接合を含む従来構造ではデバイスシミュレー
ションの結果せいぜい２０Ｖ以下しか静的耐圧を確保で
きないものが、ｐｎ接合を含まない本発明の構造では第
１ドリフト領域５の幅Ｗを従来構造より拡げても、４０
Ｖ以上の電圧を、数１０秒間保持できた。このように、
ｐｎ接合を含まない構造にすることで、第１ドリフト領
域５の幅Ｗを従来構造より拡げることができ、そのため
各セルのｎ+ ソース領域４上にソース電極８を設けるこ
とができる。
【００１４】図２はバンドギャップと耐圧保持時間の関
係図を示す。同図において、耐圧保持時間を実用レベル
の数１０時間以上にするためには、バンドギャップは
１．５ｅＶ以上が必要であり、ガリウムヒ素（ＧａＡ
ｓ）は比較的その値に近い。また炭化ケイ素（ＳｉＣ）
はバンドギャップが３ｅＶ近くもあり、殆ど無限の保持
時間となり極めて有用な素材である。ここでバンドギャ
ップとは、電子エネルギーで表したときの価電子帯と伝
導帯の間のエネルギーギャップをいう。
係図を示す。同図において、耐圧保持時間を実用レベル
の数１０時間以上にするためには、バンドギャップは
１．５ｅＶ以上が必要であり、ガリウムヒ素（ＧａＡ
ｓ）は比較的その値に近い。また炭化ケイ素（ＳｉＣ）
はバンドギャップが３ｅＶ近くもあり、殆ど無限の保持
時間となり極めて有用な素材である。ここでバンドギャ
ップとは、電子エネルギーで表したときの価電子帯と伝
導帯の間のエネルギーギャップをいう。
【００１５】またＳｉＣはバンドギャップが大きく、化
学的にも安定な材料であるため、シリコンと比較すると
高温や放射線下でも使用可能な各種の半導体素子が期待
されて、研究されている。またＳｉＣは現在のところ、
ｐ形の不純物としてアルミニウム（Ａｌ）やホウ素
（Ｂ）があるが、その不純物準位は０．２〜０．３ｅＶ
と深く、そのために室温での活性化率（価電子帯に正孔
を与える確立）は低く、ｐｎ接合を形成したとしても、
正孔の注入は極めて低く、耐圧保持時間は長くできる。
さらに、図１の構造ではｐ領域は形成されないため、よ
り一層耐圧保持時間を長くできる。以上の点から、半導
体基板１として、ＳｉＣは最適の半導体材料である。
学的にも安定な材料であるため、シリコンと比較すると
高温や放射線下でも使用可能な各種の半導体素子が期待
されて、研究されている。またＳｉＣは現在のところ、
ｐ形の不純物としてアルミニウム（Ａｌ）やホウ素
（Ｂ）があるが、その不純物準位は０．２〜０．３ｅＶ
と深く、そのために室温での活性化率（価電子帯に正孔
を与える確立）は低く、ｐｎ接合を形成したとしても、
正孔の注入は極めて低く、耐圧保持時間は長くできる。
さらに、図１の構造ではｐ領域は形成されないため、よ
り一層耐圧保持時間を長くできる。以上の点から、半導
体基板１として、ＳｉＣは最適の半導体材料である。
【００１６】
【発明の効果】この発明によれば、トレンチ構造の電圧
駆動型素子で、全領域においてｐｎ接合を含まない構造
にし、半導体基板に炭化ケイ素などバンドギャップが
１．５ｅＶ以上の半導体材料を用いることで、静的耐圧
より高い耐圧をほぼ無限の時間維持することができる電
力用半導体素子を得ることができる。
駆動型素子で、全領域においてｐｎ接合を含まない構造
にし、半導体基板に炭化ケイ素などバンドギャップが
１．５ｅＶ以上の半導体材料を用いることで、静的耐圧
より高い耐圧をほぼ無限の時間維持することができる電
力用半導体素子を得ることができる。
【図１】この発明の一実施例の素子の要部断面構造図
【図２】バンドギャップと耐圧保持時間の関係図
【図３】空乏層の拡がりを計算した図
【図４】従来素子の断面構造図
１ 半導体基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ ｎ+ ソース領域 ５ 第１ドリフト領域 ６ 第２ドリフト領域 ７ ｎ+ ドレイン領域 ８ ソース電極 ９ ゲート電極 １０ ドレイン電極 １１ 空乏層 １２ 空乏層端 １３ ゲート溝 ２１ ｐ領域 Ｌ 空乏層端の伸び Ｗ 第１ドリフト領域の幅
Claims (3)
- 【請求項１】半導体基板の第一主面の表面層に選択的に
溝が形成され、該溝で囲まれた第一主面上にソース電極
が形成され、該溝の表面上に絶縁膜を介してゲート電極
が形成され、第二主面上にドレイン電極が形成されるト
レンチ構造のＭＯＳＦＥＴを構成し、前記半導体基板が
１．５ｅＶ以上のバンドギャップを有する半導体である
ことを特徴とする電力用半導体素子。 - 【請求項２】半導体基板の材料が炭化ケイ素であること
を特徴とする請求項１記載の電力用半導体素子。 - 【請求項３】溝で囲まれた第一主面の表面層と、第二主
面の表面層とに半導体基板と同一導電形の高濃度のソー
ス領域と、ドレイン領域とがそれぞれ形成され、ソース
領域上にソース電極と、ドレイン領域上にドレイン電極
とがそれぞれ形成されることを特徴とする請求項１記載
の電力用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123309A JPH08316470A (ja) | 1995-05-23 | 1995-05-23 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123309A JPH08316470A (ja) | 1995-05-23 | 1995-05-23 | 電力用半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316470A true JPH08316470A (ja) | 1996-11-29 |
Family
ID=14857357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7123309A Pending JPH08316470A (ja) | 1995-05-23 | 1995-05-23 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316470A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003517725A (ja) * | 1999-08-10 | 2003-05-27 | イノベイティブ・テクノロジー・ライセンシング・エルエルシー | ユニポーラ電界効果トランジスタ |
| US6787848B2 (en) | 2001-06-29 | 2004-09-07 | Kabushiki Kaisha Toshiba | Vertical type power mosfet having trenched gate structure |
| US6855983B1 (en) | 1998-11-10 | 2005-02-15 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having reduced on resistance |
| JP2006100365A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置 |
| WO2008153142A1 (ja) * | 2007-06-15 | 2008-12-18 | Rohm Co., Ltd. | 半導体装置 |
| JP2012182508A (ja) * | 2012-06-29 | 2012-09-20 | Nissan Motor Co Ltd | 半導体装置 |
-
1995
- 1995-05-23 JP JP7123309A patent/JPH08316470A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6855983B1 (en) | 1998-11-10 | 2005-02-15 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having reduced on resistance |
| JP2003517725A (ja) * | 1999-08-10 | 2003-05-27 | イノベイティブ・テクノロジー・ライセンシング・エルエルシー | ユニポーラ電界効果トランジスタ |
| US6787848B2 (en) | 2001-06-29 | 2004-09-07 | Kabushiki Kaisha Toshiba | Vertical type power mosfet having trenched gate structure |
| US7045426B2 (en) | 2001-06-29 | 2006-05-16 | Kabushiki Kaisha Toshiba | Vertical type power MOSFET having trenched gate structure |
| JP2006100365A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置 |
| WO2008153142A1 (ja) * | 2007-06-15 | 2008-12-18 | Rohm Co., Ltd. | 半導体装置 |
| US8217419B2 (en) | 2007-06-15 | 2012-07-10 | Rohm Co., Ltd. | Semiconductor device |
| US8729605B2 (en) | 2007-06-15 | 2014-05-20 | Rohm Co., Ltd. | Semiconductor switch device |
| US9419127B2 (en) | 2007-06-15 | 2016-08-16 | Rohm Co., Ltd. | Semiconductor device including switching devices in an epitaxial layer |
| JP2012182508A (ja) * | 2012-06-29 | 2012-09-20 | Nissan Motor Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3751976B2 (ja) | 炭化ケイ素サイリスタ | |
| KR100474214B1 (ko) | 실리콘 카바이드 수평 채널이 버퍼된 게이트 반도체 소자 | |
| US5963807A (en) | Silicon carbide field effect transistor with increased avalanche withstand capability | |
| JP4972267B2 (ja) | 電荷キャリヤ抽出トランジスタ | |
| CN102714224B (zh) | 具有选择性掺杂的jfet区的功率半导体器件及形成这样的器件的相关方法 | |
| JP3471823B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JP6066219B2 (ja) | 低いソース抵抗を有する電界効果トランジスタデバイス | |
| US11031463B2 (en) | Silicon carbide semiconductor device | |
| US20040104429A1 (en) | SiC-MISFET and method for fabricating the same | |
| JP2005303027A (ja) | 半導体装置 | |
| JPH10510952A (ja) | 絶縁されたゲートを有する半導体デバイス | |
| KR20110134486A (ko) | 실리콘 카바이드 바이폴라 접합 트랜지스터 | |
| EP0184827A2 (en) | A high speed and high power transistor | |
| JPH05102497A (ja) | 電力用半導体素子 | |
| JPH08316470A (ja) | 電力用半導体素子 | |
| JPH1027899A (ja) | 電圧駆動型炭化ケイ素サイリスタ | |
| US3398334A (en) | Semiconductor device having regions of different conductivity types wherein current is carried by the same type of carrier in all said regions | |
| JP3496509B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| US4569118A (en) | Planar gate turn-off field controlled thyristors and planar junction gate field effect transistors, and method of making same | |
| JPS6042624B2 (ja) | 電界効果型スイツチング素子 | |
| JP2576173B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPS639386B2 (ja) | ||
| JP4016901B2 (ja) | 絶縁ゲート型半導体装置および絶縁ゲート型半導体装置の製造方法 | |
| JPH0191462A (ja) | 半導体スイッチング素子 | |
| JPH08241993A (ja) | パワースイッチングデバイス |