JPH0191479A - 半導体発光素子及びその製造方法 - Google Patents
半導体発光素子及びその製造方法Info
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- JPH0191479A JPH0191479A JP62248080A JP24808087A JPH0191479A JP H0191479 A JPH0191479 A JP H0191479A JP 62248080 A JP62248080 A JP 62248080A JP 24808087 A JP24808087 A JP 24808087A JP H0191479 A JPH0191479 A JP H0191479A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
−（産業上の利用分野）
本発明は半導体発光素子及びその製造方法に関し、特に
光通信等に用いられる端面発光型発光ダイオード及びそ
の製造方法に関するものである。
光通信等に用いられる端面発光型発光ダイオード及びそ
の製造方法に関するものである。
（従来の技術）
従来、光通信用の光源として主に半導体レーザが挙げら
れる。この半導体レーザは、高出力、単−波長性及び高
応答速度性により長距離の大容量光通信に用いられてい
る。しかしながら半導体レーザは高価格でしかも温度特
性が悪いために短距離の中小容量の光通信には不向きで
、これにはＬＥＤ％に端面発光型発光ダイオードが代り
に用いられる。この端面発光型発光ダイオードは、半導
体レーザと類似の構造のものが用いられ、発光領域とな
るＶ溝部の長さだけが短かくされている。
れる。この半導体レーザは、高出力、単−波長性及び高
応答速度性により長距離の大容量光通信に用いられてい
る。しかしながら半導体レーザは高価格でしかも温度特
性が悪いために短距離の中小容量の光通信には不向きで
、これにはＬＥＤ％に端面発光型発光ダイオードが代り
に用いられる。この端面発光型発光ダイオードは、半導
体レーザと類似の構造のものが用いられ、発光領域とな
るＶ溝部の長さだけが短かくされている。
欠如、第４図の工程図を参照して従来の半導体発光素子
の一例の端面発光型発光ダイオードの製造方法について
以下に述べる。まず、第４図（ａ）に示すように、 Ｚ
ｎドープで中ヤリャ濃度Ｎｐ：５ＸｌＯ”ｃｔＩＭ−３
のＰ型ＩｎＰ基板ＣＰ−ＩｎＰ基板）１上に、液相エピ
タキシャル成長法により、厚さ約１μｍ 、 ７．ｎド
ーグでキャリヤ濃度Ｎｐ ニア Ｘ １０１７ｃｍ−３
にＰ−ＩｎＰバッファ層２を形成した後、その上に厚さ
約０．５μｍ。
の一例の端面発光型発光ダイオードの製造方法について
以下に述べる。まず、第４図（ａ）に示すように、 Ｚ
ｎドープで中ヤリャ濃度Ｎｐ：５ＸｌＯ”ｃｔＩＭ−３
のＰ型ＩｎＰ基板ＣＰ−ＩｎＰ基板）１上に、液相エピ
タキシャル成長法により、厚さ約１μｍ 、 ７．ｎド
ーグでキャリヤ濃度Ｎｐ ニア Ｘ １０１７ｃｍ−３
にＰ−ＩｎＰバッファ層２を形成した後、その上に厚さ
約０．５μｍ。
Ｓｎドーグでキャリヤ濃度Ｎｎ ”’ ５ Ｘ １０１
７ｃｍ−”にＮ−１ｎＰブロック層３を形成し、その後
、その上面に厚さ約１．５ ｔｔｍ 、 Ｚｎドーグで
ギヤリヤ濃度Ｎｐ ＝ ｓ ｘ ｌ□ ｘｔ帰−ｓにＰ
−ＩｎＰブロック層４を成長させて形成する＠上記３つ
の層を順次にエピタキシャル成長させる時には約６００
℃のフンタクト温度で行なう。次に第４図（ｂ）に示す
ように、Ｐ−１ｎＰブロック層４の形成直後にＣＶＤ法
によシ３５０℃テＳｉＯ，膜５を約１５００＾厚に膜付
けし、ホ） ＩＪソ工程を経て幅約１μｍのストライブ
状のノターンを＜ｏｔｉ＞方向にホトレジスト膜６で形
成し＊ ５ｘ０２膜５のエツチングマスクを形成する。
７ｃｍ−”にＮ−１ｎＰブロック層３を形成し、その後
、その上面に厚さ約１．５ ｔｔｍ 、 Ｚｎドーグで
ギヤリヤ濃度Ｎｐ ＝ ｓ ｘ ｌ□ ｘｔ帰−ｓにＰ
−ＩｎＰブロック層４を成長させて形成する＠上記３つ
の層を順次にエピタキシャル成長させる時には約６００
℃のフンタクト温度で行なう。次に第４図（ｂ）に示す
ように、Ｐ−１ｎＰブロック層４の形成直後にＣＶＤ法
によシ３５０℃テＳｉＯ，膜５を約１５００＾厚に膜付
けし、ホ） ＩＪソ工程を経て幅約１μｍのストライブ
状のノターンを＜ｏｔｉ＞方向にホトレジスト膜６で形
成し＊ ５ｘ０２膜５のエツチングマスクを形成する。
次に、第４図（ｃ）に示すように、ＨαとＨ，ＰＯ，の
容積化で３：１の混合液で約２℃においてエツチングを
行い、Ｎ−ＩｎＰブロック層３を貫通するＶ溝部を形成
する。次に、弗酸によりＳｉｎ、膜５を除去し、その直
後に第４図（ｄ）に示すように、液相エピタキシャル成
長法により第２回目の液相エピタキシャル成長を行う。
容積化で３：１の混合液で約２℃においてエツチングを
行い、Ｎ−ＩｎＰブロック層３を貫通するＶ溝部を形成
する。次に、弗酸によりＳｉｎ、膜５を除去し、その直
後に第４図（ｄ）に示すように、液相エピタキシャル成
長法により第２回目の液相エピタキシャル成長を行う。
この液相エピタキシャル成長は、厚さ約１μｍ、キャリ
ヤ濃度Ｎルミ５ Ｘ １０１７ｃｍ−”の下側クラッド
層としてのＰ−ＩｎＰクラッド層８゜λｆ＝１，３μｍ
（但し、λ？は対応する層のエネルギーギヤツプに相対
応する光の波長である。）、厚さ約０，１５／ｊＦＦＪ
厚１幅約２ｔｔｍのＰ−ＩｎＧａＡｓＰ活性層９゜厚さ
約１．５μｍ、キャリヤ濃度Ｎｎ≧５ＸＩＯ１７個−３
の上側クラッド層としてのＮ−ＩｎＰクラッド層１０．
厚さ約１ ｐｍ 、λｆ＝１，２μｍのＮ−ＩｎＧａＡ
ｓＰキャッグ層１１を順次層成１させる。次に％Ｎ −
ＩｎＧａＡ＋ｓＰキャップ層１１上にＡｕ Ｇｅ Ｎｉ
電極１２を、Ｐ−ＩｎＰ基板ｌ側にＡｕ Ｚｎ電極１３
を各々約３０００＾厚に形成する。その後、第４図（６
）に示すように骨間を行い、素子の光出力のある両側面
に対し例えばＡＺｔＯ，膜１４をス・９ツタ法にて約２
０００λ厚に膜付けし、両端面の反射率を小さくする。
ヤ濃度Ｎルミ５ Ｘ １０１７ｃｍ−”の下側クラッド
層としてのＰ−ＩｎＰクラッド層８゜λｆ＝１，３μｍ
（但し、λ？は対応する層のエネルギーギヤツプに相対
応する光の波長である。）、厚さ約０，１５／ｊＦＦＪ
厚１幅約２ｔｔｍのＰ−ＩｎＧａＡｓＰ活性層９゜厚さ
約１．５μｍ、キャリヤ濃度Ｎｎ≧５ＸＩＯ１７個−３
の上側クラッド層としてのＮ−ＩｎＰクラッド層１０．
厚さ約１ ｐｍ 、λｆ＝１，２μｍのＮ−ＩｎＧａＡ
ｓＰキャッグ層１１を順次層成１させる。次に％Ｎ −
ＩｎＧａＡ＋ｓＰキャップ層１１上にＡｕ Ｇｅ Ｎｉ
電極１２を、Ｐ−ＩｎＰ基板ｌ側にＡｕ Ｚｎ電極１３
を各々約３０００＾厚に形成する。その後、第４図（６
）に示すように骨間を行い、素子の光出力のある両側面
に対し例えばＡＺｔＯ，膜１４をス・９ツタ法にて約２
０００λ厚に膜付けし、両端面の反射率を小さくする。
か＼る構成の半導体発光素子に対して、 ＡｕＺｎ電極
１３をグラス、ＡｕＧｅＮｉ １１極１２をマイナスに
して通電すると、Ｎ−ＩｎＰグロック層３とＰ−ＩｎＰ
ブロック層４の界面で逆バイアス状態となり、電流はＮ
−ＩｎＰブロックＪ−３のＶ溝エツチングされた所だけ
を通って流れ、電流の狭窄ができ、発光再結合して光を
放出する。
１３をグラス、ＡｕＧｅＮｉ １１極１２をマイナスに
して通電すると、Ｎ−ＩｎＰグロック層３とＰ−ＩｎＰ
ブロック層４の界面で逆バイアス状態となり、電流はＮ
−ＩｎＰブロックＪ−３のＶ溝エツチングされた所だけ
を通って流れ、電流の狭窄ができ、発光再結合して光を
放出する。
（発明が解決し、ようとする問題点）
しかしながら、以上述べた半導体発光素子及びその製造
方法であっても周囲温度が低くなり半導体発光素子の発
光効率が良くなった場合又は半導体発光素子に流れる電
流が大電流になった場合、反射防止膜としてのＭ、０．
膜１４でなるべく外部に光を射出させるだけではレーザ
発振の抑制力が足シす、レーザ発振を開始してしまい、
半導体レーザのもつ種々の欠点例えば温度特性が悪い等
と同じ上述の欠点全有してしまうと云う問題点がめった
。
方法であっても周囲温度が低くなり半導体発光素子の発
光効率が良くなった場合又は半導体発光素子に流れる電
流が大電流になった場合、反射防止膜としてのＭ、０．
膜１４でなるべく外部に光を射出させるだけではレーザ
発振の抑制力が足シす、レーザ発振を開始してしまい、
半導体レーザのもつ種々の欠点例えば温度特性が悪い等
と同じ上述の欠点全有してしまうと云う問題点がめった
。
本発明は、以上述べた反射防止膜だけではレーザ発振の
抑制力が不充分である問題点を咋去し、低温や大電流で
もレーザ発振しない安定性の優れた半導体発光素子及び
その製造方法を提供することを目的とする。
抑制力が不充分である問題点を咋去し、低温や大電流で
もレーザ発振しない安定性の優れた半導体発光素子及び
その製造方法を提供することを目的とする。
（問題点を解決するための手段）
本発明に係る半導体発光素子は、ダブルヘテロ接合構造
体の少なくとも一側に活性層よりエネルギーギヤツプの
小さな吸収層を設け、活性層と吸収層との間のクラッド
層を略１μｍ以下に薄くしたものである。
体の少なくとも一側に活性層よりエネルギーギヤツプの
小さな吸収層を設け、活性層と吸収層との間のクラッド
層を略１μｍ以下に薄くしたものである。
本発明に係る半導体発光素子の製造方法は、半導体基板
上に電流ブロック層と電流ブロック層を貫通するＶ溝を
形成し、■溝を埋めるようにしてダブルヘテロ接合構造
体とこれの少なくとも一側に設けられる吸収層を順次に
成長させ、吸収層と接触するクラッド層の厚さを略１μ
ｍ以下に小さくし、次にキャップ層を成長させ、この後
に半導体基板側及びキャップ層側に各々合金属を形成す
るようにしたものである。
上に電流ブロック層と電流ブロック層を貫通するＶ溝を
形成し、■溝を埋めるようにしてダブルヘテロ接合構造
体とこれの少なくとも一側に設けられる吸収層を順次に
成長させ、吸収層と接触するクラッド層の厚さを略１μ
ｍ以下に小さくし、次にキャップ層を成長させ、この後
に半導体基板側及びキャップ層側に各々合金属を形成す
るようにしたものである。
（作用）
本発明によれば活性層からにじみ出之光が薄いクラッド
層を通過して吸収層に到達し、吸収層で吸収されるため
に光の正のフィード／？ツクが起こらず、低温時や大電
流時でもレーザ発振が起きにくい。
層を通過して吸収層に到達し、吸収層で吸収されるため
に光の正のフィード／？ツクが起こらず、低温時や大電
流時でもレーザ発振が起きにくい。
（実施例）
以下、本発明の実施例を図面に基づいて詳細に説明する
。第１図は本発明の一実施例に係る工程図でおる。第１
図において、第４図と同符号の部分は従来のものと同じ
ものであり、第１図（ＩＬ）〜第１図（ｃ）に示す各工
程は、第４図（ａ）〜第４図（ｃ）の従来の各工程に対
応し、■溝７を形成した後に８１０゜膜５を除去する迄
の工程は従来と同じであるのでその説明を省略する。第
２図にチップ外観の概略を示すように、■溝７は厚さり
、＝１００μｍのチップの全長り、＝３５０μｍに対し
、Ｌｓ＝ ｌ ５０ ｔｔｍの長さだけ設けている。
。第１図は本発明の一実施例に係る工程図でおる。第１
図において、第４図と同符号の部分は従来のものと同じ
ものであり、第１図（ＩＬ）〜第１図（ｃ）に示す各工
程は、第４図（ａ）〜第４図（ｃ）の従来の各工程に対
応し、■溝７を形成した後に８１０゜膜５を除去する迄
の工程は従来と同じであるのでその説明を省略する。第
２図にチップ外観の概略を示すように、■溝７は厚さり
、＝１００μｍのチップの全長り、＝３５０μｍに対し
、Ｌｓ＝ ｌ ５０ ｔｔｍの長さだけ設けている。
次に第１図（ｄ）に示すように、コンタクタ温度的５９
５℃において第２回目の液相エピタキシャル成長を行う
。この液相エピタキシャル成長は、Ｖ溝７を埋めるよう
にして、厚さ約１μｍ、キャリヤ濃度Ｎルミ７ Ｘ １
０ ” ａｎ−”のＰ−ＩｎＰクラッド層８．厚さ約０
．１５μｍ、λＰ＝１．３μｍのＰ−ＩｎＧａＡｓＰ活
性層９゜厚さ約０．２μｍ、キャリヤ濃度Ｎｎ≧７Ｘ１
０１７側−３ＯＮ−ＩｎＰクラッド層１０．厚さ約０．
５ｐｍ、λ２＝１．５μｍの上側吸収層としてのＮ−Ｉ
ｎＧａＡｓＰ吸収層１５、厚さ約１ ｊａｍ 、λｆ＝
１．２１１ｍのＮ−１ｎＧａＡｓＰキャップ層１ｌｔ−
順次に成長させる。なお％Ｐ−ＩｎＧａＡｓＰ活性層９
の形成位置は、Ｖ溝７の内部でＮ−ＩｎＰブロック層３
の間取上の位置にすればよい。
５℃において第２回目の液相エピタキシャル成長を行う
。この液相エピタキシャル成長は、Ｖ溝７を埋めるよう
にして、厚さ約１μｍ、キャリヤ濃度Ｎルミ７ Ｘ １
０ ” ａｎ−”のＰ−ＩｎＰクラッド層８．厚さ約０
．１５μｍ、λＰ＝１．３μｍのＰ−ＩｎＧａＡｓＰ活
性層９゜厚さ約０．２μｍ、キャリヤ濃度Ｎｎ≧７Ｘ１
０１７側−３ＯＮ−ＩｎＰクラッド層１０．厚さ約０．
５ｐｍ、λ２＝１．５μｍの上側吸収層としてのＮ−Ｉ
ｎＧａＡｓＰ吸収層１５、厚さ約１ ｊａｍ 、λｆ＝
１．２１１ｍのＮ−１ｎＧａＡｓＰキャップ層１ｌｔ−
順次に成長させる。なお％Ｐ−ＩｎＧａＡｓＰ活性層９
の形成位置は、Ｖ溝７の内部でＮ−ＩｎＰブロック層３
の間取上の位置にすればよい。
又、本実施例ではＰ−ＩｎＰクラッド層８からＮ−Ｉｎ
ＧａＡｓＰ吸収膚１５迄吸収管１溝迄を埋めるように設
けている。その後、抵抗加熱型真空蒸着によりＮ−Ｉｎ
ＧａＡｓＰキャッグ層１１側にＡｕ Ｇｅ Ｎｉ電極１
２ｆ、３０００＾厚、Ｐ−ＩｎＰ基板１側にＡｕ Ｚｎ
電極１３を３０００λ厚に膜付けし、窒素雰囲気中で約
４２０℃の熱処理を行って合金Ｎを形成する。後の工程
は骨間等を行って素子化するが公知なのでその説明を省
略する。
ＧａＡｓＰ吸収膚１５迄吸収管１溝迄を埋めるように設
けている。その後、抵抗加熱型真空蒸着によりＮ−Ｉｎ
ＧａＡｓＰキャッグ層１１側にＡｕ Ｇｅ Ｎｉ電極１
２ｆ、３０００＾厚、Ｐ−ＩｎＰ基板１側にＡｕ Ｚｎ
電極１３を３０００λ厚に膜付けし、窒素雰囲気中で約
４２０℃の熱処理を行って合金Ｎを形成する。後の工程
は骨間等を行って素子化するが公知なのでその説明を省
略する。
次に動作について説明する。通電により Ｐ−ＩｎＧａ
ＡｓＰ活性層９に従来と同様に光が発生する。
ＡｓＰ活性層９に従来と同様に光が発生する。
この光の一部は比較的に薄く形成されたＮ−ＩｎＰクラ
ッド層１０ににじみ出てＮ−ＩｎＧａＡｓＰ吸収層１５
に到達する。Ｎ−ＩｎＧａＡｓＰ吸収層１５はＰ−Ｉｎ
ＧａＡｓＰ 活性Ｎ ９のエネルギーギャップより低い
エネルギーギャップを有しており、その到達した光を吸
収してしまう。これによりＰ−ＩｎＧａＡｓＰ活性層９
を含むダブルヘテロ接合構造体内でのレーザ発振が抑制
される。
ッド層１０ににじみ出てＮ−ＩｎＧａＡｓＰ吸収層１５
に到達する。Ｎ−ＩｎＧａＡｓＰ吸収層１５はＰ−Ｉｎ
ＧａＡｓＰ 活性Ｎ ９のエネルギーギャップより低い
エネルギーギャップを有しており、その到達した光を吸
収してしまう。これによりＰ−ＩｎＧａＡｓＰ活性層９
を含むダブルヘテロ接合構造体内でのレーザ発振が抑制
される。
第３図は本発明の他の一実施例を示す工程図で、第１図
の和尚部分には同符号を付しである。構造的にはＰ −
ＩｎＧａＡｓ Ｐ活性層９をＰ−ＩｎＰクラッド層８と
Ｎ−ＩｎＰクラッド層１０とで挾んだダブルヘテロ接合
構造体をＮ−ＩｎＧａＡｓＰ吸収層１５と下側吸収層と
してのＰ−ＩｎＧａＡｓＰ吸収層１６とで挾んだもので
らる。製法は、第３図（ａ）に示したようにＶ溝７全形
成する迄は第１の実施例と同じで、第３図（ｂ）Ｋ示し
たように第１の実施例と異なる点はＰ−１ｎＰクラッド
層８を工ぎタキシャル成長する直前にＰ−ＩｎＧａＡｓ
Ｐ ｅ、収層１６をエピタキシャル成長させる。その他
の工程は第１の実施例と同じであるが、Ｐ−ＩｎＧａＡ
ｓＰ吸収層１６は厚さ約０．Ｓμｍ、 λｔ＝１．５
Ａｍに、Ｐ−ＩｎＰクラッド層８は厚さ約０．１μｍＫ
、 Ｐ −ＩｎＧａＡｓＰ活性層９はλＦ＝１，３／
Ｊｍｉ厚さ約０．１５μｍ、幅約２Ａｍに、Ｎ−ＩｎＰ
クラッド層１０は厚さ約０．１μｍに、 Ｎ−ＩｎＧａ
ＡｓＰ吸収層１５はλ？＝１．５／Ｊ？ｔｌ、厚さ約０
．５μｍ、 Ｎ −ＩｎＧａＡｓＰキャップ層１１はλ
Ｆ＝１．２μｍ、厚さ約１μｍに形成される。
の和尚部分には同符号を付しである。構造的にはＰ −
ＩｎＧａＡｓ Ｐ活性層９をＰ−ＩｎＰクラッド層８と
Ｎ−ＩｎＰクラッド層１０とで挾んだダブルヘテロ接合
構造体をＮ−ＩｎＧａＡｓＰ吸収層１５と下側吸収層と
してのＰ−ＩｎＧａＡｓＰ吸収層１６とで挾んだもので
らる。製法は、第３図（ａ）に示したようにＶ溝７全形
成する迄は第１の実施例と同じで、第３図（ｂ）Ｋ示し
たように第１の実施例と異なる点はＰ−１ｎＰクラッド
層８を工ぎタキシャル成長する直前にＰ−ＩｎＧａＡｓ
Ｐ ｅ、収層１６をエピタキシャル成長させる。その他
の工程は第１の実施例と同じであるが、Ｐ−ＩｎＧａＡ
ｓＰ吸収層１６は厚さ約０．Ｓμｍ、 λｔ＝１．５
Ａｍに、Ｐ−ＩｎＰクラッド層８は厚さ約０．１μｍＫ
、 Ｐ −ＩｎＧａＡｓＰ活性層９はλＦ＝１，３／
Ｊｍｉ厚さ約０．１５μｍ、幅約２Ａｍに、Ｎ−ＩｎＰ
クラッド層１０は厚さ約０．１μｍに、 Ｎ−ＩｎＧａ
ＡｓＰ吸収層１５はλ？＝１．５／Ｊ？ｔｌ、厚さ約０
．５μｍ、 Ｎ −ＩｎＧａＡｓＰキャップ層１１はλ
Ｆ＝１．２μｍ、厚さ約１μｍに形成される。
又、Ｐ−ＩｎＰクラッド層８の成長においては、コンタ
クト時の過飽和度が１４℃以上の状態で行う。
クト時の過飽和度が１４℃以上の状態で行う。
これにより、 Ｐ−ＩｎＧａＡｓＰ吸収層１６のメル
トバックを防ぐことができる。本実施例では吸収層を２
層設けているためにより効果的に光を吸収して発振を抑
制する。
トバックを防ぐことができる。本実施例では吸収層を２
層設けているためにより効果的に光を吸収して発振を抑
制する。
以上、詳細に説明したように本発明によれば、ダブルヘ
テロ接合構造体の少なくとも一側に活性層のエネルギー
ギャップより小さいエネルギーギャップを有する吸収層
を形成し、活性層と吸収層間のクラッド層を薄く１μｍ
以下に形成するようＫしたので、活性層から上下方向に
もれた光の一部が吸収層に吸収されるためにレーザ発振
が起こりにく＼、半導体発光素子の安定化の向上が期待
出来る。
テロ接合構造体の少なくとも一側に活性層のエネルギー
ギャップより小さいエネルギーギャップを有する吸収層
を形成し、活性層と吸収層間のクラッド層を薄く１μｍ
以下に形成するようＫしたので、活性層から上下方向に
もれた光の一部が吸収層に吸収されるためにレーザ発振
が起こりにく＼、半導体発光素子の安定化の向上が期待
出来る。
第１図は本発明の一実施例による半導体発光素子の工程
図、第２図は上記一実施例によるチップ外観の概略図、
第３図は本発明の他の実施例による半導体発光素子の工
程図、第４図は従来の半導体発光素子の工程図である。 図中、ｌ・・・Ｐ−ＩｎＰ基板、３・・・Ｎ−ＩｎＰブ
ロック層、４・・・Ｐ−ＩｎＰブロック層、７・・・Ｖ
Ｓ、Ｓ・・・Ｐ−ＩｎＰクラッド層、９ ＝・Ｐ −Ｉ
ｎＧａＡｓＰ活性層、１Ｏ−−−Ｎ−ＩｎＰクラッド層
、ｌ １ ＝−Ｎ −ＩｎＧａＡｓＰキャッグ層、ｌ
２− ＡｕＧｅＮｉ電極、１３ ・＝ ＡｕＺｎ電極、
１５−Ｎ −ＩｎＧａＡｓＰ吸収層、ｌ ６−Ｐ −Ｉ
ｎＧａＡｓＰ吸収層・ 第１図 一飯砲停止ｎ＋、、７゛外寮ｆｆｉ／）、Ｒ，ａｌａ第
２図 第３図 ノｉゴ払尋θσ）きト≦繭：イ本発光ｔ）ｓフエｆ、ｉ
ｔシ第４図
図、第２図は上記一実施例によるチップ外観の概略図、
第３図は本発明の他の実施例による半導体発光素子の工
程図、第４図は従来の半導体発光素子の工程図である。 図中、ｌ・・・Ｐ−ＩｎＰ基板、３・・・Ｎ−ＩｎＰブ
ロック層、４・・・Ｐ−ＩｎＰブロック層、７・・・Ｖ
Ｓ、Ｓ・・・Ｐ−ＩｎＰクラッド層、９ ＝・Ｐ −Ｉ
ｎＧａＡｓＰ活性層、１Ｏ−−−Ｎ−ＩｎＰクラッド層
、ｌ １ ＝−Ｎ −ＩｎＧａＡｓＰキャッグ層、ｌ
２− ＡｕＧｅＮｉ電極、１３ ・＝ ＡｕＺｎ電極、
１５−Ｎ −ＩｎＧａＡｓＰ吸収層、ｌ ６−Ｐ −Ｉ
ｎＧａＡｓＰ吸収層・ 第１図 一飯砲停止ｎ＋、、７゛外寮ｆｆｉ／）、Ｒ，ａｌａ第
２図 第３図 ノｉゴ払尋θσ）きト≦繭：イ本発光ｔ）ｓフエｆ、ｉ
ｔシ第４図
Claims (3)
- （１）活性層を両クラッド層で挾んだダブルヘテロ接合
構造体を有する半導体発光素子において、ダブルヘテロ
接合構造体の少なくとも一側に活性層よりエネルギーギ
ヤツプの小さな吸収層を設け、 上記活性層と吸収層とで挾まれたクラッド層の厚さを略
１μｍ以下にしたことを特徴とする半導体発光素子。 - （２）半導体基板上に電流ブロック層を形成する第１工
程と、 上記電流ブロック層を貫通するＶ溝を形成する第２工程
と、 上記Ｖ溝を埋めるようにして下側クラッド層、活性層、
上側クラッド層及び上記下側クラッド層下と上側クラッ
ド層上の少なくとも一方に設けられ、上記活性層よりエ
ネルギーギャップの小さい吸収層を順次エピタキシャル
成長させ、上記活性層と吸収層で挾まれるクラッド層を
略１μｍ以下に形成すると共にキヤツプ層をエピタキシ
ャル成長させる第３工程と、 上記半導体基板側及びキヤツプ層側に各々合金層を形成
する第４工程とを備えた半導体発光素子の製造方法。 - （３）上記下側吸収層の次に上記下側クラッド層を液相
エピタキシャル成長させて形成する場合、上記下側クラ
ッド層の融液の過飽和度を上記下側吸収層のメルトパッ
クを防ぐ所定温度以上にすることを特徴とする特許請求
の範囲第２項記載の半導体発光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248080A JPH0191479A (ja) | 1987-10-02 | 1987-10-02 | 半導体発光素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248080A JPH0191479A (ja) | 1987-10-02 | 1987-10-02 | 半導体発光素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0191479A true JPH0191479A (ja) | 1989-04-11 |
Family
ID=17172909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62248080A Pending JPH0191479A (ja) | 1987-10-02 | 1987-10-02 | 半導体発光素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0191479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6050827A (en) * | 1982-12-29 | 2000-04-18 | Sharp Kabushiki Kaishi | Method of manufacturing a thin-film transistor with reinforced drain and source electrodes |
| JP4856280B1 (ja) * | 2011-06-03 | 2012-01-18 | 等 川上 | 鋏 |
-
1987
- 1987-10-02 JP JP62248080A patent/JPH0191479A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6050827A (en) * | 1982-12-29 | 2000-04-18 | Sharp Kabushiki Kaishi | Method of manufacturing a thin-film transistor with reinforced drain and source electrodes |
| JP4856280B1 (ja) * | 2011-06-03 | 2012-01-18 | 等 川上 | 鋏 |
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