JPH0191946U - - Google Patents

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JPH0191946U
JPH0191946U JP18682887U JP18682887U JPH0191946U JP H0191946 U JPH0191946 U JP H0191946U JP 18682887 U JP18682887 U JP 18682887U JP 18682887 U JP18682887 U JP 18682887U JP H0191946 U JPH0191946 U JP H0191946U
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JP
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signal
circuit
microcomputer
latched
output
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JP18682887U
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【図面の簡単な説明】
第1図はこの考案の一実施例を示すワンチツプ
マイクロコンピユータの自動リセツト回路のブロ
ツク図、第2図は上記自動リセツト回路の動作を
説明するためのタイムチヤート図である。 図中、1はワンチツプマイクロコンピユータ(
CPU)、2はリトリガブルマルチバイブレータ
回路(再トリガ形式)、3はラツチ回路、4は遅
延回路、5はマルチバイブレータ回路、6は2オ
ア回路(論理和回路)である。

Claims (1)

  1. 【実用新案登録請求の範囲】 マイクロコンピユータの所定ポートから一定間
    隔で出力されるパルス信号をトリガ信号とし、該
    一定間隔より僅かに長い期間後に準安定状態を変
    えるリトリガブルマルチバイブレータ回路と、 該リトリガブルマルチバイブレータ回路の出力
    信号をラツチし、該ラツチした信号を前記マイク
    ロコンピユータのリセツト信号として出力するラ
    ツチ回路と、 該ラツチした信号を所定時間遅延する遅延回路
    と、 該遅延回路にて遅延された信号をトリガ信号と
    して動作するマルチバイブレータ回路と、 該マルチバイブレータ回路の出力信号あるいは
    電源ON時のイニシヤルリセツト信号を前記ラツ
    チ回路のリセツト信号として出力する論理和回路
    とを備え、 前記マイクロコンピユータから出力される一定
    間隔のパルス信号はプログラムに基づいて発生さ
    れ、該プログラムの暴走等により前記パルス信号
    が一定間隔で無くなつた場合、リトリガブルマル
    チバイブレータ回路から出力される信号をラツチ
    し、該ラツチした信号にて前記マイクロコンピユ
    ータをリセツトするようにしたことを特徴とする
    マイクロコンピユータの自動リセツト回路。
JP18682887U 1987-12-08 1987-12-08 Pending JPH0191946U (ja)

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JP18682887U JPH0191946U (ja) 1987-12-08 1987-12-08

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JPH0191946U true JPH0191946U (ja) 1989-06-16

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