JPH0192862A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、応答の遅い周辺装置にアクセスするデータ処
理装置に関し、特にアクセスの待機中のスループットを
向上させるものである。

（従来の技術） 多数の周辺装置を含むコンピュータシステムでは、中央
処理装置（ＣＰＵ）と個々の周辺装置とをバスで直結す
ることはできず、適当なインターフェイスを用いる。

バス・コントロール装置はＣＰＵ側のインターフェイス
であり、一般にデータ・バッファ、アドレス・バッファ
、タイミング制御ロジックからなる。

この種のシステムにおいて、ＣＰＵはバス・コントロー
ル装置のデータ・バッファを介して取り込んだ命令を一
旦命令レジスタに格納したのち命令デコーダで解読し、
命令実行部（演算論理ユニット等）によってその命令を
実行する。この命令の実行で、外部の周辺装置（メモＩ
Ｊ、Ｉ１０装置等）をリード・アクセスする必要が生じ
た場合、ＣＰＵはバス・コントロール装置のアドレス・
バッファを介してアドレス・バス上にアドレスを送出す
ると同時にタイミング制御ロジックよりリード（続出）
制御信号をコントロール・バス上に出力させる。それに
応答して該周辺装置よりデータが送られてくると、その
データはバス・コントロール装置のデータ・バッファに
取り込まれ、そこからＣＰＵ内の所定のレジスタに移送
される。

（発明が解決しようとする問題点） ところで、リード・アクセスをかけてからデータを受は
取るまで、ＣＰＵの実行にウェイト・サイクルが挿入さ
れる。したがって、周辺装置の応答が遅いと、ウェイト
・サイクルはしばらく続き（延長し）、その間のＣＰＵ
処理は中断される。

リード・アクセスによって得られるデータが次のステッ
プで使用される場合にはそのまま待機するのも致しかた
ないが、そうでない場合にはＣＰＵを無駄に遊ばせてお
くことになり、スループットの点から好ましくない。

このように従来は、周辺装置の応答速度に合わせてウェ
イト・サイクルを挿入していたため、ＣＰＵの処理速度
に低下を来していた。

本発明は、かかる問題点に鑑みてなされたもので、応答
の遅い周辺装置に対するリード・アクセスの待機中のス
ループットを改善するデータ処理装置を提供することを
目的とする。

（問題点を解決するための手段） 上記目的を達成するために本発明は、バス・コントロー
ル装置を介して中央処理装置が外部の周辺装置にアクセ
スするようにしたデータ処理装置において、応答の遅い
周辺装置を予め登録しておき中央処理装置からのり−ド
・アクセスが登録されている周辺装置に対するものであ
るときにそれを判別して所定の制御信号と識別信号とを
発生する判別手段と；その制御信号に応答して該周辺装
置にアクセス要求信号を出力し、その周辺装置からのレ
ディ信号に応答してバス・コントロール装置にリード拳
アクセスを実行させるアクセス制御手段と；該識別信号
に応答してリード・アクセスによるデータのディスティ
ネーションとなる中央処理装置内のレジスタを識別し、
バス・コントロール装置によるリード・アクセスの実行
が完了するまでの間に該レジスタに対するアクセスが生
じたときだけ中央処理装置の実行サイクルにウェイト・
サイクルを挿入せしめるレジスタ・アクセス制御手段と
を具備する構成とした。

（作用） 本発明では、応答の遅い周辺装置に対するＩＪ　＋ド・
アクセスにおいて、その周辺装置からの応答を待つ間、
中央処理装置の実行サイクルに無条件で（応答を待つと
いう理由だけで）ウェイト・サイクルが挿入されること
はない。リード・アクセスノ待機・実行は、アクセス制
御手段、バス・フントロール手段およびレジスタ・アク
セス制御手段によって行われる。したがって、中央処理
装置の命令実行部は別な処理に進むことができる。

レジスタ・アクセス制御手段は、判別手段からの識別信
号を基にリード・アクセスで得られるデータのデイステ
イネ−シロン・レジスタを識別しり−ド・アクセスが完
了するまで、例えばそのレジスタについてのフラグφピ
ットを立てておく。

その間に、命令実行部がそのレジスタへアクセスしよう
としてもまだレジスタ内容が確定していないため、その
ようなレジスタ・アクセスがあったときのみレジスタ・
アクセス制御手段はウェイト・サイクルを挿入せしめて
リード・アクセスが完了するまで命令実行部を待機させ
る。

このように、レジスタ・アクセスが生じた場合のみその
時点でウェイト・サイクルを挿入させ、原則として実行
サイクルを中断させないようにしたので、スループット
の低下を防止できる。

（実施例） 以下、添付図を参照して本発明の一実施例を説明する。

第１図は、この実施例によるデータ処理装置の主要な構
成を示す。

中央処理装置（ＣＰＵ）は、命令実行ユニット１０、命
令デコーダ１２．命令レジスタ１４．レジスタ・アレイ
１６．レジスタ・アクセス制御回路１８．アドレス・レ
ジスタ２０によって構成される。

命令実行ユニット１０は、演算処理を行う演算論理ユニ
ットおよび命令の実行に必要な制御信号を発生するタイ
ミング・コントロール回路等を含む。命令デコーダ１２
は、命令レジスタにラッチ（フェッチ）された命令（Ｏ
Ｐコード）を解読する。レジスタ・アレイ１６は、多数
の汎用レジスタおよびスタック・ポインタやプログラム
・カウンタ等を集めている。アドレス・レジスタ２０は
バッファで、レジスタ・アレイ１６内のレジスタより外
部に送出されるべきアドレスを一時的にラッチする。

レジスタ・アクセス制御回路１８は、レジスタ・アレイ
１６内の各汎用レジスタについてアクセスが可能かどう
かを表示するフラグ・ビットを管理する。この制御回路
１８は、後述する条件判断ロジック２２より識別信号Ｄ
Ｅを受は取ると、その識別信号ＤＥの指示する汎用レジ
スタについてのフラグを立て（フラグ・ビットを論理値
“１”トスル）、バス−コントロール・ユニツ）３４（
７）タイミング回路３６からアクセス完了信号ＥＮを受
は取ると該フラグを倒す（フラグ・ビットを論理値“０
”とする）。そして、このフラグが立っている間にその
汎用レジスタを命令実行ユニット１０がアクセスしよう
とすると、レジスタ・アクセス制御回路１８は論理値“
０”のウェイト要求信号ＷＳをアンドゲート３０を通し
て与えて、命令実行ユニット１０の実行サイクルにウェ
イト・サイクルを挿入させる。

条件判断ロジック２８は、応答の遅い周辺装置を予め登
録しておくメモリまたはテーブルを有している。この登
録方法としては、例えばそのような周辺装置とそれに対
するアクセスで使われる全てのアドレスとを対応させて
おく方法でよい。登録に必要な情報は内部データ・バス
２２を介して命令実行ユニット１０より与えられる。

リード・アクセスが行われる時、条件判断ロジック２８
にはアドレス・レジスタ２０より内部アドレス・バス２
４を介してアドレスが与えられるとともに、命令実行ユ
ニット１０よりリード・アクセス要求信号ＲＡが与えら
れる。条件判断ロジック２８は、それら入力情報と登録
情報とに基づいてこのリードΦアクセスが登録されてい
る周辺装置（応答の遅い周辺装置）に対するものである
かどうかを判定し、もしそうであればその周辺装置への
アクセス要求を指示する制御信号ＭＳをアクセス制御回
路３２に与えるとともに、その周辺装置より送られてく
るデータのデイステイネ−シロン（行先）となる汎用レ
ジスタを指定する識別信号ＤＥをレジスタ・アクセス制
御回路１８に与える。そのリード・アクセスが登録され
ていない周辺装置に対するものであると判定した場合、
条件判断ロジック２８は普通の（従来と同じ）リード・
アクセス動作を指示する制御信号ＣＥをタイミング制御
回路３６に与える。

アクセス制御回路３２は、条件判断ロジック２８からの
制御信号ＭＳを受は取ると、その信号ＭＳの指示する周
辺装置に対してアクセス要求信号例え４ｆＲＥＱＡをコ
ントロール・バス４２上に出力し、その周辺装置からの
レディ信号ＲＥＡＤＹを待つ。レディ信号ＲＥＡＤＹが
送られてくるとアクセス制御回路３２はバス・コントロ
ール・ユニット３４のタイミング制御回路３６にスター
ト信号ＳＴを与える。

バス・コントロール・ユニット３４は、従来と同様にタ
イミング制御回路３６．アドレス・バッファ３８．デー
タ・バッファ４０からなり、アクセス制御回路３２から
スタート信号ＳＴを受けると、リード・アクセス動作を
開始し、それが完了するとレジスタ・アクセス制御回路
１８にリード・アクセス完了信号ＥＮを与える。また、
条件判断ロジック２８からの制御信号ＣＥを受は取った
ときは従来通りのリード・アクセスを実行する。

なお、タイミング制御回路１８よりアンドゲート３０に
ウェイト用の制御信号が与えられるが、応答の遅い周辺
装置に対するリード・アクセスには関係のないもので、
本実施例においては常時“１”と考えてよい。すなわち
、レジスタ・アクセス制御回路１８から“０“のウェイ
ト要求信号ＷＳが発生された時にアンドゲート３０の出
力信号が“０”となって、命令実行ユニット１０にウェ
イト要求が入力されると考えてよい。

次に、第２図につき本実施例装置の動作を説明する。

この図示の例において、ＣＰＵ処理を実行する命令実行
ユニツ）１０は、先ず応答の遅い外部メモリからデータ
をレジスタ・アレイ１６内のＡレジスタへ移送する命令
を実行するために、レジスタ・アレイ１６内のＨレジス
タとＬレジスタの内容（アドレス）をアドレス・レジス
タ２０に送るとともに、条件判断ロジック２８にリード
・アクセス要求信号ＲＡを与える（■）。

条件判断ロジック２８は、該アドレスとリード・アクセ
ス要求信号ＲＡを受けて判定を行う。この場合、登録し
ている周辺装置（外部メモリ）に向けられたり−ド・ア
クセスであるから、条件判断ロジック２８はその外部メ
モリへのアクセス要求を指示する制御信号ＭＳをアクセ
ス回路３２に与えるとともに、このリード・アクセスで
ディスティネーションとなるＡレジスタを指定する識別
信号ＤＥをレジスタ・アクセス制御回路１８に与える（
■）。

レジスタ・アクセス制御回路１８は、その識別信号ＤＥ
を受は取ると、Ａレジスタについてのフラグ・ビットＦ
Ａを論理値“１”とする（■）。

アクセス制御回路３２は、制御信号ＭＳに応答してアク
セス要求信号ＲＥＱＡを外部メモリに送出する（■）。

バス・コントロール・ユニット３４は、アドレス拳レジ
スタ２０からのアドレスをラッチしてお（（■）　。

命令実行ユニット１０は、レジスタ・アクセス制御回路
１８でフラグ・ピッ）ＦＡが立ったのでこの外部メモリ
→Ａレジスタ移送命令が未完了であることを知り、他の
処理を実行する（■）。そして、あるステップでＡレジ
スタ→Ｂレジスタ移送命令を実行しなければならなくな
り（■）、レジスタ・アクセス制御回路１８を通してＡ
レジスタにアクセスしようとする（■−１）。

しかし、この時点では、先のり−ド・アクセスによる外
部メモリからのデータがＡレジスタに取り込まれていな
いため、Ａレジスタのフラグはまた立っている。したが
って、レジスタ・アクセス制御回路１８はウェイト要求
信号ＷＳを論理値“０゛′とじて命令実行ユニット１０
への応答とする（■）。これにより、命令実行ユニット
１０はウェイト・サイル（ウェイト・ステートＴＶ）を
挿入して待機する（■−２）。

そのうち、外部メモリの準備が出来、レディ信号ＲＥＡ
ＤＹがアクセス制御回路３２に送られてくる（■）。そ
うすると、アクセス制御回路３２がスタート信号ＳＴを
タイミング回路３６に与えることにより、バス・コント
ロール・ユニット３４がリード・アクセスを実行する。

すなわち、タイミング回路３６よりリード制御信号ＲＥ
ＡＤをコントロール・バス４２上に送出するとともに、
アドレス・バッファ３８よりアドレスをアドレス・バス
４４上に送出し、外部メモリからのデータをデータ・バ
ス４６を介してデータ・バッファ４０に取り込む。そし
て、リード・アクセス完了信号ＥＮをレジスタ・アクセ
ス制御回路１８に送る（［相］）。

レジスタ・アクセス制御回路１８は、リード・アクセス
完了信号ＥＮを受は取ると、データ・バッファ４０から
のデータをＡレジスタに格納してフラグ・ビットＦＡを
“０”に戻し、それと同時に命令実行ユニット１０に対
するウェイト要求信号ＷＳを“１”に戻す（■）。

これにより、命令実行ユニット１０は、ウェイト・サイ
クルを終了し、中断していたＡレジスタ→Ｂレジスタ移
送命令の実行を再開する。すなわち、Ａレジスタをアク
セスし、そこのデータをＢレジスタに格納する（■−３
）。

このように、本実施例では、応答の遅い周辺装置に対し
てリード・アクセスを行う場合、その周辺装置に合わせ
て命令実行ユニットニット１０は待機する必要はなく、
他の処理の実行に進むことができる。そのリード・アク
セスの実行・管理はアクセス制御回路３２．バス・コン
トロール・ユニット３４．レジスタ・アクセス制御回路
１８によって行われ、それが完了しないうちに、つまり
ディスティネーション・レジスタにデータが格納されな
いうちに、そのレジスタに対するアクセスをしようとし
た場合のみ、命令実行ユニット１０はその実行サイクル
中に始めてウェイト・サイクルを挿入することになる。

したがって、そのようなリード・アクセスの待機中でも
命令実行ユニット１０のスループットを低下させないよ
うにすることができる。

（発明の効果） 以上のように、本発明によれば、応答の遅い周辺装置に
対するリード−アクセスに際しては無条件にウェイト・
サイクルの挿入を行わずに、リード・アクセスの完了前
にディスティネーション・レジスタに対するアクセスが
生じたときだけその時点でウェイト・サイクルを挿入す
るようにしたので、そのようなり−ド・アクセスの待機
中のスループットを改善することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるデータ処理装置の主
要な構成を示すブロック図、および第２図は、第１図の
装置の動作を説明するための各部の動作のタイミング図
である。 １０・・・・命令実行ユニット、　　１６・・・・レジ
スタ・アレイ、　　１８曲レジスタ・アクセス制御回路
、２０・・・・アドレス・レジスタ、　２８・・・・条
件判断ロジック、　３２・・・・アクセス制御回路、　
３６６間パスコントロール・ユニット、　３６曲タイミ
ング制御回路、　３８・・・・アドレス・バッファ、４
０・・・・データ・バッファ。

Claims (1)

1. 【特許請求の範囲】 バス・コントロール装置を介して中央処理装置が外部の
   周辺装置にアクセスするようにしたデータ処理装置にお
   いて、 応答の遅い周辺装置を予め登録しておき、前記中央処理
   装置からのリード・アクセスが前記登録された周辺装置
   に対するものであるときにそれを判別して所定の制御信
   号と識別信号を発生する判別手段と、 前記制御信号に応答して前記登録された周辺装置にアク
   セス要求信号を出力し、その周辺装置からのレディ信号
   に応答して前記バス・コントロール装置に前記リード・
   アクセスを実行させるアクセス制御手段と、 前記識別信号に応答して前記リード・アクセスによるデ
   ータのディスティネーションとなる中央処理装置内のレ
   ジスタを識別し、前記バス・コントロール装置によるリ
   ード・アクセスの実行が完了するまでの間に前記レジス
   タに対するアクセスが生じたときだけ前記中央処理装置
   の実行サイクルにウェイト・サイクルを挿入せしめるレ
   ジスタ・アクセス制御手段と、 を具備することを特徴とするデータ処理装置。