JPH0821021B2

JPH0821021B2 - データ処理装置

Info

Publication number: JPH0821021B2
Application number: JP24941987A
Authority: JP
Inventors: 加藤　　明
Original assignee: 日本電気ホームエレクトロニクス株式会社
Priority date: 1987-10-02
Filing date: 1987-10-02
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: JPH0192862A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、応答の遅い周辺装置にアクセスするデータ
処理装置に関し、特にアクセスの待機中のスループット
を向上させるものである。

（従来の技術）多数の周辺装置を含むコンピュータシステムでは、中
央処理装置（CPU）と個々の周辺装置とをバスで直結す
ることはできず、適当なインターフェイスを用いる。

バス・コントロール装置はCPU側のインターフェイス
であり、一般にデータ・バッファ，アドレス・バッフ
ァ，タイミング制御ロジックからなる。

この種のシステムにおいて、CPUはバス・コントロー
ル装置のデータ・バッファを介して取り込んだ命令を一
旦命令レジスタに格納したのち命令デコーダで解読し、
命令実行部（演算論理ユニット等）によってその命令を
実行する。この命令の実行で、外部の周辺装置（メモ
リ,I/O装置等）をリード・アクセスする必要が生じた場
合、CPUはバス・コントロール装置のアドレス・バッフ
ァを介してアドレス・バス上にアドレスを送出すると同
時にタイミング制御ロジックよりリード（読出）制御信
号をコントロール・バス上に出力させる。それに応答し
て該周辺装置よりデータが送られてくると、そのデータ
はバス・コントロール装置のデータ・バッファに取り込
まれ、そこからCPU内の所定のレジスタに移送される。

（発明が解決しようとする問題点）ところで、リード・アクセスをかけてからデータを受
け取るまで、CPUの実行にウェイト・サイクルが挿入さ
れる。したがって、周辺装置の応答が遅いと、ウェイト
・サイクルはしばらく続き（延長し）、その間のCPU処
理は中断される。リード・アクセスによって得られるデ
ータが次のステップで使用される場合にはそのまま待機
するのも致しかたないが、そうでない場合にはCPUを無
駄に遊ばせておくことになり、スループットの点から好
ましくない。

このように従来は、周辺装置の応答速度に合わせてウ
ェイト・サイクルを挿入していたため、CPUの処理速度
に低下を来していた。

本発明は、かかる問題点に鑑みてなされたもので、応
答の遅い周辺装置に対するリード・アクセスの待機中の
スループットを改善するデータ処理装置を提供すること
を目的とする。

（問題点を解決するための手段）上記目的を達成するために本発明は、バス・コントロ
ール装置を介して中央処理装置が外部の周辺装置にアク
セスするようにしたデータ処理装置において、応答の遅
い周辺装置を予め登録しておき中央処理装置からのリー
ド・アクセスが登録されている周辺装置に対するもので
あるときにそれを判別して所定の制御信号と識別信号と
を発生する判別手段と；その制御信号に応答して該周辺
装置にアクセス要求信号を出力し、その周辺装置からの
レディ信号に応答してバス・コントロール装置にリード
・アクセスを実行させるアクセス制御手段と；該識別信
号に応答してリード・アクセスによるデータのディステ
ィネーションとなる中央処理装置内のレジスタを識別
し、バス・コントロール装置によるリード・アクセスの
実行が完了するまでの間に該レジスタに対するアクセス
が生じたときだけ中央処理装置の実行サイクルにウェイ
ト・サイクルを挿入せしめるレジスタ・アクセス制御手
段とを具備する構成とした。

（作用）本発明では、応答の遅い周辺装置に対するリード・ア
クセスにおいて、その周辺装置からの応答を待つ間、中
央処理装置の実行サイクルに無条件で（応答を待つとい
う理由だけで）ウエイト・サイクルが挿入されることは
ない。リード・アクセスの待機・実行は、アクセス制御
手段，バス・コントロール手段およびレジスタ・アクセ
ス制御手段によって行われる。したがって、中央処理装
置の命令実行部は別な処理に進むことができる。

レジスタ・アクセス制御手段は、判別手段からの識別
信号を基にリード・アクセスで得られるデータのディス
ティネーション・レジスタを識別しリード・アクセスが
完了するまで、例えばそのレジスタについてのフラグ・
ビットを立てておく。その間に、命令実行部がそのレジ
スタへアクセスしようとしてもまだレジスタ内容が確定
していないため、そのようなレジスタ・アクセスがあっ
たときのみレジスタ・アクセス制御手段はウエイト・サ
イクルを挿入せしめてリード・アクセスが完了するまで
命令実行部を待機させる。

このように、レジスタ・アクセスが生じた場合のみそ
の時点でウエイト・サイクルを挿入させ、原則として実
行サイクルを中断させないようにしたので、スループッ
トの低下を防止できる。

（実施例）以下、添付図を参照して本発明の一実施例を説明す
る。

第１図は、この実施例によるデータ処理装置の主要な
構成を示す。

中央処理装置（CPU）は、命令実行ユニット10,命令デ
コーダ12,命令レジスタ14,レジスタ・アレイ16,レジス
タ・アクセス制御回路18,アドレス・レジスタ20によっ
て構成される。

命令実行ユニット10は、演算処理を行う演算論理ユニ
ットおよび命令の実行に必要な制御信号を発生するタイ
ミング・コントロール回路等を含む。命令デコーダ12
は、命令レジスタにラッチ（フェッチ）された命令（OP
コード）を解読する。レジスタ・アレイ16は、多数の汎
用レジスタおよびスタック・ポインタやプログラム・カ
ウンタ等を集めている。アドレス・レジスタ20はバッフ
ァで、レジスタ・アレイ16内のレジスタより外部に送出
されるべきアドレスを一時的にラッチする。

レジスタ・アクセス制御回路18は、レジスタ・アレイ
16内の各汎用レジスタについてアクセスが可能かどうか
を表示するフラグ・ビットを管理する。この制御回路18
は、後述する条件判断ロジック22より識別信号DEを受け
取ると、その識別信号DEの指示する汎用レジスタについ
てのフラグを立て（フラグ・ビットを論理値“1"とす
る）、バス・コントロール・ユニット34のタイミング回
路36からアクセス完了信号ENを受け取ると該フラグを倒
す（フラグ・ビットを論理値“0"とする）。そして、こ
のフラグが立っている間にその汎用レジスタを命令実行
ユニット10がアクセスしようとすると、レジスタ・アク
セス制御回路18は論理値“0"のウエイト要求信号WSをア
ンドゲート30を通して与えて、命令実行ユニット10の実
行サイクルにウェイト・サイクルを挿入させる。

条件判断ロジック28は、応答の遅い周辺装置を予め登
録しておくメモリまたはテーブルを有している。この登
録方法としては、例えばそのような周辺装置とそれに対
するアクセスで使われる全てのアドレスとを対応させて
おく方法でよい。登録に必要な情報は内部データ・バス
22を介して命令実行ユニット10より与えられる。

リード・アクセスが行われる時、条件判断ロジック28
にはアドレス・レジスタ20より内部アドレス・バス24を
介してアドレスが与えられるとともに、命令実行ユニッ
ト10よりリード・アクセス要求信号RAが与えられる。条
件判断ロジック28は、それら入力情報と登録情報とに基
づいてこのリード・アクセスが登録されている周辺装置
（応答の遅い周辺装置）に対するものであるかどうかを
判定し、もしそうであればその周辺装置へのアクセス要
求を指示する制御信号MSをアクセス制御回路32に与える
とともに、その周辺装置より送られてくるデータのディ
スティネーション（行先）となる汎用レジスタを指定す
る識別信号DEをレジスタ・アクセス制御回路18に与え
る。そのリード・アクセスが登録されていない周辺装置
に対するものであると判定した場合、条件判断ロジック
28は普通の（従来と同じ）リード・アクセス動作を指示
する制御信号CEをタイミング制御回路36に与える。

アクセス制御回路32は、条件判断ロジック28からの制
御信号MSを受け取ると、その信号MSの指示する周辺装置
に対してアクセス要求信号例えばREQ Aをコントロール
・バス42上に出力し、その周辺装置からのレディ信号RE
ADYを待つ。レディ信号READYが送られてくるとアクセス
制御回路32はバス・コントロール・ユニット34のタイミ
ング制御回路36にスタート信号STを与える。

バス・コントロール・ユニット34は、従来と同様にタ
イミング制御回路36,アドレス・バッファ38,データ・バ
ッファ40からなり、アクセス制御回路32からスタート信
号STを受けると、リード・アクセス動作を開始し、それ
が完了するとレジスタ・アクセス制御回路18にリード・
アクセス完了信号ENを与える。また、条件判断ロジック
28からの制御信号CEを受け取ったときは従来通りのリー
ド・アクセスを実行する。

なお、タイミング制御回路18よりアンドゲート30にウ
ェイト用の制御信号が与えられるが、応答の遅い周辺装
置に対するリード・アクセスには関係のないもので、本
実施例においては常時“1"と考えてよい。すなわち、レ
ジスタ・アクセス制御回路18から“0"のウエイト要求信
号WSが発生された時にアンドゲート30の出力信号が“0"
となって、命令実行ユニット10にウエイト要求が入力さ
れると考えてよい。

次に、第２図につき本実施例装置の動作を説明する。

この図示の例において、CPU処理を実行する命令実行
ユニット10は、先ず応答の遅い外部メモリからデータを
レジスタ・アレイ16内のＡレジスタへ移送する命令を実
行するために、レジスタ・アレイ16内のＨレジスタとＬ
レジスタの内容（アドレス）をアドレス・レジスタ20に
送るとともに、条件判断ロジック28にリード・アクセス
要求信号RAを与える（）。

条件判断ロジック28は、該アドレスとリード・アクセ
ス要求信号RAを受けて判定を行う。この場合、登録して
いる周辺装置（外部メモリ）に向けられたリード・アク
セスであるから、条件判断ロジック28はその外部メモリ
へのアクセス要求を指示する制御信号MSをアクセス回路
32に与えるとともに、このリード・アクセスでディステ
ィネーションとなるＡレジスタを指定する識別信号DEを
レジスタ・アクセス制御回路18に与える（）。

レジスタ・アクセス制御回路18は、その識別信号DEを
受け取ると、Ａレジスタについてのフラグ・ビットＦA
を論理値“1"とする（）。

アクセス制御回路32は、制御信号MSに応答してアクセ
ス要求信号REQ Aを外部メモリに送出する（）。

バス・コントロール・ユニット34は、アドレス・レジ
スタ20からのアドレスをラッチしておく（）。

命令実行ユニット10は、レジスタ・アクセス制御回路
18でフラグ・ビットＦAが立ったのでこの外部メモリ→
Ａレジスタ移送命令が未完了であることを知り、他の処
理を実行する（）。そして、あるステップでＡレジス
タ→Ｂレジスタ移送命令を実行しなければならなくなり
（）、レジスタ・アクセス制御回路18を通してＡレジ
スタにアクセスしようとする（−１）。

しかし、この時点では、先のリード・アクセスによる
外部メモリからのデータがＡレジスタに取り込まれてい
ないため、Ａレジスタのフラグはまだ立っている。した
がって、レジスタ・アクセス制御回路18はウエイト要求
信号WSを論理値“0"として命令実行ユニット10への応答
とする（）。これにより、命令実行ユニット10はウエ
イト・サイル（ウエイト・ステートＴwを挿入して待機
する（−２）。

そのうち、外部メモリの準備が出来、レディ信号READ
Yがアクセス制御回路32に送られてくる（）。そうす
ると、アクセス制御回路32がスタート信号STをタイミン
グ回路36に与えることにより、バス・コントロール・ユ
ニット34がリード・アクセスを実行する。すなわち、タ
イミング回路36よりリード制御信号READをコントロール
・バス42上に送出するとともに、アドレス・バッファ38
よりアドレスをアドレス・バス44上に送出し、外部メモ
リからのデータをデータ・バス46を介してデータ・バッ
ファ40に取り込む。そして、リード・アクセス完了信号
ENをレジスタ・アクセス制御回路18に送る（）。

レジスタ・アクセス制御回路18は、リード・アクセス
完了信号ENを受け取ると、データ・バッファ40からのデ
ータをＡレジスタに格納してフラグ・ビットＦAを“0"
に戻し、それと同時に命令実行ユニット10に対するウエ
イト要求信号WSを“1"に戻す（）。

これにより、命令実行ユニット10は、ウエイト・サイ
クルを終了し、中断していたＡレジスタ→Ｂレジスタ移
送命令の実行を再開する。すなわち、Ａレジスタをアク
セスし、そこのデータをＢレジスタに格納する（−
３）。

このように、本実施例では、応答の遅い周辺装置に対
してリード・アクセスを行う場合、その周辺装置に合わ
せて命令実行ユニットニット10は待機する必要はなく、
他の処理の実行に進むことができる。そのリード・アク
セスの実行・管理はアクセス制御回路32,バス・コント
ロール・ユニット34,レジスタ・アクセス制御回路18に
よって行われ、それが完了しないうちに、つまりディス
ティネーション・レジスタにデータが格納されないうち
に、そのレジスタに対するアクセスをしようとした場合
のみ、命令実行ユニット10はその実行サイクル中に始め
てウェイト・サイクルを挿入することになる。したがっ
て、そのようなリード・アクセスの待機中でも命令実行
ユニット10のスループットを低下させないようにするこ
とができる。

（発明の効果）以上のように、本発明によれば、応答の遅い周辺装置
に対するリード・アクセスに際しては無条件にウエイト
・サイクルの挿入を行わずに、リード・アクセスの完了
前にディスティネーション・レジスタに対するアクセス
が生じたときだけその時点でウエイト・サイクルを挿入
するようにしたので、そのようなリード・アクセスの待
機中のスループットを改善することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるデータ処理装置の主
要な構成を示すブロック図、および第２図は、第１図の装置の動作を説明するための各部の
動作のタイミング図である。 10……命令実行ユニット、16……レジスタ・アレイ、18
……レジスタ・アクセス制御回路、20……アドレス・レ
ジスタ、28……条件判断ロジック、32……アクセス制御
回路、36……バス・コントロール・ユニット、36……タ
イミング制御回路、38……アドレス・バッファ、40……
データ・バッファ。

Claims

【特許請求の範囲】

【請求項１】バス・コントロール装置を介して中央処理
装置が外部の周辺装置にアクセスするようにしたデータ
処理装置において、応答の遅い周辺装置を予め登録しておき、前記中央処理
装置からのリード・アクセスが前記登録された周辺装置
に対するものであるときにそれを判別して所定の制御信
号と識別信号を発生する判別手段と、前記制御信号に応答して前記登録された周辺装置にアク
セス要求信号を出力し、その周辺装置からのレディ信号
に応答して前記バス・コントロール装置に前記リード・
アクセスを実行させるアクセス制御手段と、前記識別信号に応答して前記リード・アクセスによるデ
ータのディスティネーションとなる中央処理装置内のレ
ジスタを識別し、前記バス・コントロール装置によるリ
ード・アクセスの実行が完了するまでの間に前記レジス
タに対するアクセスが生じたときだけ前記中央処理装置
の実行サイクルにウェイト・サイクルを挿入せしめるレ
ジスタ・アクセス制御手段と、を具備することを特徴とするデータ処理装置。