JPH0192863A - プロセッサ間メッセージ送受信制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プロセッサ間メツセージ送受信制御方法に関
し、特にプロセッサ間に共通メモリを設け、このメモリ
上のバッファをプロセッサ間通信媒体として用いたメツ
セージ送受信制御方法に関する。

〔従来の技術〕

従来、この種のプロセッサ間メツセージ送受信制御方法
は、バッファへの書込先頭アドレスを格納する書込ポイ
ンタとバッファからの読出先頭アドレスを格納する読出
ポインタに加え、書き込み済であるが未読出、のメツセ
ージがあるかどうかのフラグ、あるいは、このメツセー
ジの個数も同時に使用する方法となっていた。

〔発明が解決しようとする問題点〕

上述した従来のメツセージ送受信制御方法は、書込ポイ
ンタと読出ポインタに加え、メツセージ有無フラグ、あ
るいはメツセージ格納個数を必要とする制御方法である
ため、送信側プロセッサからのメツセージ書込処理と受
信側プロセッサからのメツセージ読出処理の競合防止の
ため、バス自体の競合防止に加えてバス上の共通メモリ
へのアクセス権を特定プロセッサに対しこのプロセッサ
がアクセス権を放棄するまで与えるという制御（以下、
共通メモリアクセス権制御という）が必要であるという
欠点がある。

そこで本発明の目的は、共通メモリアクセス権制御を不
要とするプロセッサ間メツセージ送受信制御方法を提供
することをその目的とする。

〔問題点を解決するための手段〕

本発明は上記問題点を解決するために、プロセッサ間結
合バスと、このバス上に配置された共通メモリと、この
共通メモリ上にありプロセッサ間送受信メツセージを格
納するバッファと、このバッファへの書込ポインタと、
このバッファからの読出ポインタとを有するプロセッサ
間メツセージ送受信手段において、書込ポインタへバッ
ファへの書き込み時の書込先頭アドレスを格納し、読出
ポインタヘバッファからの読み出し時の読出先頭アドレ
スを格納し、バッファへの書き込み時は、バッファへの
メツセージ書き込み終了後書込ポインタの更新を行い、
バッファからの読み出し時は、バッファからのメツセー
ジ読み出し終了後読出ポインタの更新を行い、バッファ
上のメツセージ書込エリアの有無、およびバッファ上の
読出メツセージの有無を書込ポインタと読出ポインタと
の差を用いて行い、前者の場合には差が規定値以上ある
か、無いかにより、後者の場合には差が０か、０でない
かにより、判定するようにしたものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明のプロセッサ間メツセージ送受信制御
方法の一実施例を示すブロック構成図であり、第２図は
上記第１図に示す共通メモリにおけるプロセッサ間メツ
セージ格納エリアの構成図である。

第１図に示すように、プロセッサ１およびプロセッサ２
は、プロセッサ間バスにより接続されていて、共通メモ
リ３はこのプロセッサ間バス４に接続されている。そし
て、上記プロセッサ１とプロセッサ２との間におけるメ
ツセージ送受信は、共通メモリ３を媒体として実行され
る。

ここで第２図を参照して、上述の共通メモリ３の中に構
成されるプロセッサ間メツセージ格納エリアについて説
明する。

図示のように、メツセージ格納エリアは、メツセージを
実際に格納するバッファ７と、このバッファ７からの読
出先頭アドレスを格納する読出ポインタ５と、同バッフ
ァ７への書込先頭アドレスを格納する書込ポインタ６と
から構成されていて、上記バッファ７のうちシェード（
斜線部）８がメツセージ格納エリアを示しており、ブラ
ンク（空白）部分９が空きエリアを示している。

また、第３図に上記バッファ７にメツセージが格納され
ていない時の読出ポインタ５および書込ポインタ６の示
すバッファ７上のアドレスを示している。

更に、第４図にはバッファ７の空きエリアが「０」でな
い規定値以下の時フル（ｆｕｌｌ）であると判定し、そ
の時の読出ポインタ５および書込ポインタ６の示すバッ
ファ７上のアドレスを示す。

次に、第５図に示すフローチャートを参照しながら読出
処理１０について説明する。

読出処理１０は、まずメツセージ有無判定処理（ステッ
プ■）を行い、メツセージが無い場合（ＮＯ）は処理を
終了する。また、メツセージがある場合（Ｙ）はメツセ
ージ読出処理（ステップ■）を実行し、読出ポインタを
更新（ステップ■）して処理を終了する。

次に、第６図を参照して、書込処理１５を説明する。

書込処理は、まず空きエリア゛有無判定処理（ステップ
■）を行い、空きエリアが無い場合（Ｎ）は処理を終了
する。また、空きエリアがある場合（Ｙ）は、メツセー
ジ書込処理（ステップ■）を実行し、更に書込ポインタ
更新処理（ステップ■）を実行し、処理を終了する。

〔発明の効果〕

以上説明したように本発明は、バッファ上の書込済メツ
セージの有無判定処理およびバッファ上の空きエリアの
有無判定処理を、書込ポインタと読出ポインタの差によ
り判定し、メツセージのバッファからの読み出しおよび
バッファへの書き込み時、読出あるいは書込処理実行後
、読出および書込ポインタの更新を実行することにより
、共通メモリアクセス権制御を不要にできるという効果
がある。

【図面の簡単な説明】

第１図は本発明のプロセッサ間メツセージ送受信制御方
法を示すブロック構成図、第２図は第１図に示す共通メ
モリにおけるプロセッサ間メツセージ格納エリアの構成
図、第３図は第２図に示した構成のエリアにメツセージ
が格納されていない場合の図、第４図は第２図に示した
構成のエリアにフルにメツセージが格納されている場合
の図、第５図はメツセージ読出処理を示すフローチャー
ト、第６図はメツセージ書込処理を示すフローチャート
である。 １．２・・・・・・プロセッサ、 ３・・・・・・共通メモリ、 ４・・・・・・プロセッサ間バス、 ５・・・・・・読出ポインタ、 ６・・・・・・書込ポインタ、 ７・・・・・・バッファ。 出　願　人　　　　日本電気株式会社 代　理　人　　　　弁理士　山内梅雄 第４図 第５０ 第６図

Claims (1)

1. 【特許請求の範囲】 プロセッサ間結合バスと、このバス上に配置された共通
   メモリと、この共通メモリ上にありプロセッサ間送受信
   メッセージを格納するバッファと、このバッファへの書
   込ポインタと、このバッファからの読出ポインタとを有
   するプロセッサ間メッセージ送受信手段において、 書込ポインタへバッファへの書き込み時の書込先頭アド
   レスを格納し、 読出ポインタへバッファからの読み出し時の読出先頭ア
   ドレスを格納し、、 バッファへの書き込み時は、バッファへのメッセージ書
   き込み終了後書込ポインタの更新を行い、バッファから
   の読み出し時は、バッファからのメッセージ読み出し終
   了後読出ポインタの更新を行い、 バッファ上のメッセージ書込エリアの有無、およびバッ
   ファ上の読出メッセージの有無を書込ポインタと読出ポ
   インタとの差を用いて行い、前者の場合には差が規定値
   以上あるか、無いかにより、後者の場合には差が０か、
   ０でないかにより、判定すること を特徴とするプロセッサ間メッセージ送受信制御方法。