JPH0193833A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0193833A JPH0193833A JP62251428A JP25142887A JPH0193833A JP H0193833 A JPH0193833 A JP H0193833A JP 62251428 A JP62251428 A JP 62251428A JP 25142887 A JP25142887 A JP 25142887A JP H0193833 A JPH0193833 A JP H0193833A
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- Japan
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- circuit
- output
- defective
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000002950 deficient Effects 0.000 claims abstract description 15
- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 abstract description 3
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路に関する。より詳細には、バイ
ナリデータの処理に用いる半導体集積回路であって、特
にエラーコレクトコード回路（以下ＥＣＣ回路と記す）
を備えた回路の新規な構成に関する。
ナリデータの処理に用いる半導体集積回路であって、特
にエラーコレクトコード回路（以下ＥＣＣ回路と記す）
を備えた回路の新規な構成に関する。
従来の技術
従来、バイナリデータの処理に用いる半導体集積回路で
は、読み出し専用メモリ （以下ＲＯＭと称す）の出力
をＥＣＣ回路を経て外部に出力することによって、ＥＣ
Ｃ回路によって出力テ゛−夕のチエツクを行っていた。
は、読み出し専用メモリ （以下ＲＯＭと称す）の出力
をＥＣＣ回路を経て外部に出力することによって、ＥＣ
Ｃ回路によって出力テ゛−夕のチエツクを行っていた。
第２図は、上述のような従来のＥＣＣ回路付半導体集積
回路の構成を模式的に示すブロック図である。
回路の構成を模式的に示すブロック図である。
第２図に示すような装置では、まず、プログラムカウン
ター１１から出力されたアドレスデータがアドレスデコ
ーダ１２に入力される。アドレスデコーダ１２はアドレ
スデータをデコードし、ＲＯＭ１３の該当アドレスを指
定する。Ｒ’０Ｍ１３は指定されたアドレスに記憶され
ているデータＸビットとチェックデータＹビットとを出
力する。
ター１１から出力されたアドレスデータがアドレスデコ
ーダ１２に入力される。アドレスデコーダ１２はアドレ
スデータをデコードし、ＲＯＭ１３の該当アドレスを指
定する。Ｒ’０Ｍ１３は指定されたアドレスに記憶され
ているデータＸビットとチェックデータＹビットとを出
力する。
ＲＯＭ１３から出力された（ｘ＋ｙ）ビットのデータは
、ＥＣＣ回路１４に入力されて、Ｙビットのチェックデ
ータによりエラーチエツクを受ける。
、ＥＣＣ回路１４に入力されて、Ｙビットのチェックデ
ータによりエラーチエツクを受ける。
データが正常な場合は、データはそのまま出力され、デ
ータに異常が検出された場合は修正を受けた後に出力さ
れる。但し、従来のこの種の回路では、ＲＯＭの記憶デ
ータに対するチエツクは行うが、ＥＣＣ回路の動作につ
いてのチエツクは実施されていなかった。
ータに異常が検出された場合は修正を受けた後に出力さ
れる。但し、従来のこの種の回路では、ＲＯＭの記憶デ
ータに対するチエツクは行うが、ＥＣＣ回路の動作につ
いてのチエツクは実施されていなかった。
発明が解決しようとする問題点
上述のようなシステム構成では、ＲＯＭ１３の出力が正
常である限り、ＥＣＣ回路１４の修正機能は動作しない
。また、ＲＯＭ１３の出力に異常があった場合でも、Ｅ
ＣＣ回路１４からの出力は正常となって出力されるので
、外部からはＥＣＣ回路１４の修正機能の動作状態は確
認できなかった。
常である限り、ＥＣＣ回路１４の修正機能は動作しない
。また、ＲＯＭ１３の出力に異常があった場合でも、Ｅ
ＣＣ回路１４からの出力は正常となって出力されるので
、外部からはＥＣＣ回路１４の修正機能の動作状態は確
認できなかった。
従って、異常ビットが発生した場合、ＥＣＣ回路が正常
に動作し、異常ビットを補正し得るかどうかを予め検知
することはできない。
に動作し、異常ビットを補正し得るかどうかを予め検知
することはできない。
尤も、従来のこの種の半導体集積回路では、１バイト中
１ビツトのデータエラーのみを補正するような簡単なＥ
ＣＣ回路しか搭載しておらず、チエツクも重要視されて
いなかった。しかしながら、近年の半導体回路技術の進
歩と共に、ＲＯＭ容量が増加するにつれて、１バイト中
の数ビットのエラーを補正する必要が生じてきた。その
結果、ＥＣＣ回路が複雑化し、不良率も高（なっている
にもかかわらず、上述のようにＣＥＥ回路そのものの動
作を検知あるいは確認することができなかった。
１ビツトのデータエラーのみを補正するような簡単なＥ
ＣＣ回路しか搭載しておらず、チエツクも重要視されて
いなかった。しかしながら、近年の半導体回路技術の進
歩と共に、ＲＯＭ容量が増加するにつれて、１バイト中
の数ビットのエラーを補正する必要が生じてきた。その
結果、ＥＣＣ回路が複雑化し、不良率も高（なっている
にもかかわらず、上述のようにＣＥＥ回路そのものの動
作を検知あるいは確認することができなかった。
そこで、本発明の目的は、上記従来技術の問題点を解決
し、ＥＣＣ回路自体のチエツクを行うことのできる新規
な半導体集積回路を提供することにある。
し、ＥＣＣ回路自体のチエツクを行うことのできる新規
な半導体集積回路を提供することにある。
問題点を解決するための手段
即ち、本発明により、１バイト毎に所定のチェックデー
タを付加したデータを所定の領域に格納した記憶手段と
、該記憶手段から読みだしたデータを該チェックデータ
により検査し、該データに誤りがあった場合は該チェッ
クデータに基づいて該データを補正するエラーコレクト
コード回路とを具備する半導体集積回路であって、更に
、前記エラーコレクトコード回路に入力されると必ずエ
ラーとなるデータあるいはチェックデータを格納した不
良コード記憶手段と、前記記憶手段と該不良コード記憶
手段との何れか一方のデータを選択的に読み出して前記
エラーコレクトコード回路に入力するセレクト回路を備
え、不良コード記憶回路に格納されたデータを前記エラ
ーコレクトコード回路に読み込ませることによって、該
エラーコレクトコード回路の動作を検査できることを特
徴とする半導体集積回路が提供される。
タを付加したデータを所定の領域に格納した記憶手段と
、該記憶手段から読みだしたデータを該チェックデータ
により検査し、該データに誤りがあった場合は該チェッ
クデータに基づいて該データを補正するエラーコレクト
コード回路とを具備する半導体集積回路であって、更に
、前記エラーコレクトコード回路に入力されると必ずエ
ラーとなるデータあるいはチェックデータを格納した不
良コード記憶手段と、前記記憶手段と該不良コード記憶
手段との何れか一方のデータを選択的に読み出して前記
エラーコレクトコード回路に入力するセレクト回路を備
え、不良コード記憶回路に格納されたデータを前記エラ
ーコレクトコード回路に読み込ませることによって、該
エラーコレクトコード回路の動作を検査できることを特
徴とする半導体集積回路が提供される。
作用
本発明による半導体集積回路は、予め用意した不良デー
タを格納した記憶回路を備え、この記憶回路の保持する
エラーデータをＥＣＣ回路によってチエツクすることに
よって、ＥＣＣ回路自体の動作が正常であるかどうかを
積極的にチエツクすることをその主要な特徴としている
。
タを格納した記憶回路を備え、この記憶回路の保持する
エラーデータをＥＣＣ回路によってチエツクすることに
よって、ＥＣＣ回路自体の動作が正常であるかどうかを
積極的にチエツクすることをその主要な特徴としている
。
以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。
実施例
第１図は、本発明に従って構成された半導体集積回路の
一構成例を示すブロック図である。
一構成例を示すブロック図である。
第１図に示すように、本実施例では、プログラムカウン
タ１とＥＣＣ回路８との間に、ＲＯＭ３と後述するレジ
スタ群６とが実質的に並列に配設されている。ＲＯＭ３
は、プログラムカウンタ１からのアドレスを、そのアド
レスデコーダ２に入力され、一方、レジスタ群６は、ア
ドレスの下位のみを入力されるように構成されている。
タ１とＥＣＣ回路８との間に、ＲＯＭ３と後述するレジ
スタ群６とが実質的に並列に配設されている。ＲＯＭ３
は、プログラムカウンタ１からのアドレスを、そのアド
レスデコーダ２に入力され、一方、レジスタ群６は、ア
ドレスの下位のみを入力されるように構成されている。
これらＲＯＭ３並びにレジスタ群６の出力は、セレクト
回路７を介してＥＣＣ回路８に入力される。セレクト回
路７は、ＲＯＭ３から出力されたデータとレジスタ群６
から出力されたデータの何れかを、テスト信号に応じて
選択的に出力するように構成されている。
回路７を介してＥＣＣ回路８に入力される。セレクト回
路７は、ＲＯＭ３から出力されたデータとレジスタ群６
から出力されたデータの何れかを、テスト信号に応じて
選択的に出力するように構成されている。
本実施例では、不良コード記憶回路群としてレジスタ群
６が用いられており、このレジスタ群には、後述する不
良データが格納される。
６が用いられており、このレジスタ群には、後述する不
良データが格納される。
上述のように構成された集積回路は、以下のように動作
する。
する。
プログラムカウンター１より出力された上位、下位アド
レスデータは、アドレスデコーダ２によりデコードされ
、ＲＯＭ３より前記アドレスデータに該当する番地のＸ
ビットの記憶データとＹビットのチェックテ°−夕を出
力する。
レスデータは、アドレスデコーダ２によりデコードされ
、ＲＯＭ３より前記アドレスデータに該当する番地のＸ
ビットの記憶データとＹビットのチェックテ°−夕を出
力する。
また、プログラムカウンター１より出力された下位アド
レスは、レジスタセレクト５でデコードされ、レジスタ
群６．より該当レジスタに格納された（Ｘ十Ｙ）ビット
のテ″−夕を出力する。
レスは、レジスタセレクト５でデコードされ、レジスタ
群６．より該当レジスタに格納された（Ｘ十Ｙ）ビット
のテ″−夕を出力する。
セレクト回路７は、ＲＯＭ３からの出力と、レジスタ群
６からの出力を入力され、テスト信号に制御されてその
何れかをＥＣＣ回路８に出力する。
６からの出力を入力され、テスト信号に制御されてその
何れかをＥＣＣ回路８に出力する。
ＥＣＣ回路８は、セレクト回路７からの出力データをチ
エツクし、エラーがない場合は入力データ中の記憶デー
タ分Ｘビットをそのまま出力し、エラーがある場合は、
入力データ中のチェックデータＹビットを利用して記憶
データ分Ｘビットを修正した後出力する。
エツクし、エラーがない場合は入力データ中の記憶デー
タ分Ｘビットをそのまま出力し、エラーがある場合は、
入力データ中のチェックデータＹビットを利用して記憶
データ分Ｘビットを修正した後出力する。
通常ＲＯＭ３には、プログラムや固定データＸビットが
記憶されており、前記Ｘビットのデータに対するチェッ
クデータＹビットが記憶されており、ＲＯＭ３に不良ビ
ットが生じない限りＥＣＣ回路８の修正機能は動作しな
い。また、記憶データが修正されたかどうかは、ＥＣＣ
回路８からの出力をみても分からない。
記憶されており、前記Ｘビットのデータに対するチェッ
クデータＹビットが記憶されており、ＲＯＭ３に不良ビ
ットが生じない限りＥＣＣ回路８の修正機能は動作しな
い。また、記憶データが修正されたかどうかは、ＥＣＣ
回路８からの出力をみても分からない。
しかしながら、本実施例に係る回路では、レジスタ群６
の各レジスタに所定のチェックデータＹビットとそのチ
ェックデータに正しく対応しないＸビットのデータとが
予め格納されている。従って、テスト信号でセレクト回
路７がレジスタ群６からのデータをＥＣＣ回路８に出力
するように設定することができる。こうして、プログラ
ムカウンター１から、下位アドレスでセレクトされたレ
ジスタのデータを次々と入力し、チェックデータで記憶
データが修正されて出力されることによって、ＥＣＣ回
路８の修正機能が動作していることを確３忍できる。
の各レジスタに所定のチェックデータＹビットとそのチ
ェックデータに正しく対応しないＸビットのデータとが
予め格納されている。従って、テスト信号でセレクト回
路７がレジスタ群６からのデータをＥＣＣ回路８に出力
するように設定することができる。こうして、プログラ
ムカウンター１から、下位アドレスでセレクトされたレ
ジスタのデータを次々と入力し、チェックデータで記憶
データが修正されて出力されることによって、ＥＣＣ回
路８の修正機能が動作していることを確３忍できる。
具体的に説明すると、例えば、４ビツトのチェックデー
タ ’１０１０” に対する８ビツトの正常なデータが
’１０１０１０１０’ であるとする。いま、レジス
タ群６に、チェックデータ４ビツト分として１０１０’
と共に、データ分８ビットとして、“００１０１０１０
’、’１１１０１０１０”、“１０００１０１０″、・
・・１０１０１０１１’の、正常データとは異なるデー
タを格納しておく。テスト信号によって、レジスタ群６
の出力を選択してＥＣＣ回路８に異常データを入力する
と、修正機能が正常に働いていれば、ＥＣＣ回路８から
’１０１０１０１０’が連続して出力される。
タ ’１０１０” に対する８ビツトの正常なデータが
’１０１０１０１０’ であるとする。いま、レジス
タ群６に、チェックデータ４ビツト分として１０１０’
と共に、データ分８ビットとして、“００１０１０１０
’、’１１１０１０１０”、“１０００１０１０″、・
・・１０１０１０１１’の、正常データとは異なるデー
タを格納しておく。テスト信号によって、レジスタ群６
の出力を選択してＥＣＣ回路８に異常データを入力する
と、修正機能が正常に働いていれば、ＥＣＣ回路８から
’１０１０１０１０’が連続して出力される。
上述した実施例は一例であり、ＲＯＭ３がプログラム可
能なＲＯＭで構成されている場合や、またレジスタ群６
が揮発性ランダムアクセスメモリ（ＲＡＭ）やＲＯＭや
プログラム可能ＲＯＭ等で構成されていても上述例と何
ら変わるところがないものである。
能なＲＯＭで構成されている場合や、またレジスタ群６
が揮発性ランダムアクセスメモリ（ＲＡＭ）やＲＯＭや
プログラム可能ＲＯＭ等で構成されていても上述例と何
ら変わるところがないものである。
発明の詳細
な説明したように本発明は、異常データを意識的にスト
アした不良コード記憶回路群とセレクト回路を設けるこ
とにより、ＦＣＣ回路が不良データを検出して、修正動
作を正常に行うことができるかを検査することができる
という絶大な効果がある。
アした不良コード記憶回路群とセレクト回路を設けるこ
とにより、ＦＣＣ回路が不良データを検出して、修正動
作を正常に行うことができるかを検査することができる
という絶大な効果がある。
第１図は本発明の一実施例のブロック図であり、第２図
は従来例のブロック図である。 〔主な参照番号〕 １．１１・・・プログラムカウンター、２．１２・・・
アドレスデコーダ、 ３．１３・・・ＲＯＭ。 ５・・・レジスタセレクト、 ６・・・レジスタ群、 ７・・・セレクト回路、 ８．１４・・・ＥＣＣ回路
は従来例のブロック図である。 〔主な参照番号〕 １．１１・・・プログラムカウンター、２．１２・・・
アドレスデコーダ、 ３．１３・・・ＲＯＭ。 ５・・・レジスタセレクト、 ６・・・レジスタ群、 ７・・・セレクト回路、 ８．１４・・・ＥＣＣ回路
Claims (1)
- 【特許請求の範囲】 １バイト毎に所定のチェックデータを付加したデータを
所定の領域に格納した記憶手段と、該記憶手段から読み
だしたデータを該チェックデータにより検査し、該デー
タに誤りがあった場合は該チェックデータに基づいて該
データを補正するエラーコレクトコード回路とを具備す
る半導体集積回路であって、 更に、前記エラーコレクトコード回路に入力されると必
ずエラーとなるデータあるいはチェックデータを格納し
た不良コード記憶手段と、前記記憶手段と該不良コード
記憶手段との何れか一方のデータを選択的に読み出して
前記エラーコレクトコード回路に入力するセレクト回路
を備え、不良コード記憶回路に格納されたデータを前記
エラーコレクトコード回路に読み込ませることによって
、該エラーコレクトコード回路の動作を検査できること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251428A JPH0193833A (ja) | 1987-10-05 | 1987-10-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251428A JPH0193833A (ja) | 1987-10-05 | 1987-10-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193833A true JPH0193833A (ja) | 1989-04-12 |
Family
ID=17222695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251428A Pending JPH0193833A (ja) | 1987-10-05 | 1987-10-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193833A (ja) |
-
1987
- 1987-10-05 JP JP62251428A patent/JPH0193833A/ja active Pending
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