JPH03248251A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03248251A JPH03248251A JP2046084A JP4608490A JPH03248251A JP H03248251 A JPH03248251 A JP H03248251A JP 2046084 A JP2046084 A JP 2046084A JP 4608490 A JP4608490 A JP 4608490A JP H03248251 A JPH03248251 A JP H03248251A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- error
- syndrome
- circuit
- Prior art date
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に誤り検出訂正（Ｆ
ＣＣ）回路を具備した電気的に消去可能なプログラマブ
ルロム（ＥＥＦＲＯＭ）を有する情報処理装置に関する
。
ＣＣ）回路を具備した電気的に消去可能なプログラマブ
ルロム（ＥＥＦＲＯＭ）を有する情報処理装置に関する
。
口従来の技術〕
一般に、情報処理装置に搭載されるＥＥＰＲＯＭは消去
・書込を繰り返すことによりメモリセルが破壊されて、
データが失われるという欠点を有している。これに対す
る対策としてＦＣＣ回路を有するＥＥＰＲＯＭが作られ
ている。このＦＣＣ回路は、例えば、８ビツトのデータ
に４ビツトの冗長データを付加したハミングコードを取
扱う。この例では、本来の８ビツトのデータと４ビツト
の冗長データとの合計１２ビツトのうち１ビツトに対応
するメモリセルが破壊されても元の８ビツトデータを復
元できる。この様にしてＥＣＣ回路をもつＥＥＰＲＯＭ
を搭載する情報処理装置は高い信頼性を得ている。
・書込を繰り返すことによりメモリセルが破壊されて、
データが失われるという欠点を有している。これに対す
る対策としてＦＣＣ回路を有するＥＥＰＲＯＭが作られ
ている。このＦＣＣ回路は、例えば、８ビツトのデータ
に４ビツトの冗長データを付加したハミングコードを取
扱う。この例では、本来の８ビツトのデータと４ビツト
の冗長データとの合計１２ビツトのうち１ビツトに対応
するメモリセルが破壊されても元の８ビツトデータを復
元できる。この様にしてＥＣＣ回路をもつＥＥＰＲＯＭ
を搭載する情報処理装置は高い信頼性を得ている。
しかしながら上述したＥＣＣ回路を有するＥＥＰＲＯＭ
を搭載した情報処理装置でもＥＣＣ回路が訂正し得るビ
ット数以上のセルが破壊された場合には正しいデータを
復元できない。例えば、８ビツトのデータに４ビツトの
冗長データを付加したハミングコードの場合、合計１２
ビツトのうちの２ビツトが破壊されると正しいデータは
復元されない。
を搭載した情報処理装置でもＥＣＣ回路が訂正し得るビ
ット数以上のセルが破壊された場合には正しいデータを
復元できない。例えば、８ビツトのデータに４ビツトの
冗長データを付加したハミングコードの場合、合計１２
ビツトのうちの２ビツトが破壊されると正しいデータは
復元されない。
このメモリビットの破壊はデータの消去・書込の繰り返
しにともなって徐々に進行するものである。
しにともなって徐々に進行するものである。
従来のＥＣＣ回路を有するＥＥＦＲＯＭを搭載した情報
処理装置では仮に１ビツトの破壊が生じ、ＥＣＣ回路に
より正しいデータが得られている時でも、メモリセルの
一部にすでに破壊が生じていることを検知できないので
、更に破壊が進行し、正しいデータが得られなくなって
初めてＥＥＦＲＯＭの異常が知れ、情報処理装置全体の
誤動作につながるという問題点が有る。
処理装置では仮に１ビツトの破壊が生じ、ＥＣＣ回路に
より正しいデータが得られている時でも、メモリセルの
一部にすでに破壊が生じていることを検知できないので
、更に破壊が進行し、正しいデータが得られなくなって
初めてＥＥＦＲＯＭの異常が知れ、情報処理装置全体の
誤動作につながるという問題点が有る。
これは非常に多い回数、データの消去・書込が行なわれ
る場合に特に問題となる。
る場合に特に問題となる。
本発明の要旨は電気的に消去可能なプログラマブルセル
のアンイと、該プログラマブルセルのアレイから読み出
されたデータに基づき該データを構成するビットの誤り
を検出する誤り検出訂正回路とを有する情報処理装置に
おいて、該誤り検出訂正回路がビットの誤りを検出し訂
正を行なった場合に、訂正が行なわれたことを示す信号
を出力する論理回路を備えたことである。
のアンイと、該プログラマブルセルのアレイから読み出
されたデータに基づき該データを構成するビットの誤り
を検出する誤り検出訂正回路とを有する情報処理装置に
おいて、該誤り検出訂正回路がビットの誤りを検出し訂
正を行なった場合に、訂正が行なわれたことを示す信号
を出力する論理回路を備えたことである。
したがって、本発明ではＥＣＣ回路により正しいデータ
が復元できる場合であっても、メモリセルの全ビットが
正常であるか否かを知ることができる。
が復元できる場合であっても、メモリセルの全ビットが
正常であるか否かを知ることができる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示すブロック図である。
図中、１が本実施例に特有の論理和回路を示し、２はＥ
ＥＦＲＯＭセルアレイ、３はセレクタ、５はシンドロー
ム発生回路、７は誤りベクトル発生回路、９はエラー訂
正回路である。
ＥＦＲＯＭセルアレイ、３はセレクタ、５はシンドロー
ム発生回路、７は誤りベクトル発生回路、９はエラー訂
正回路である。
この第１実施例の動作は次の通′りである。ＥＥＰＲＯ
Ｍからデータを読み出すには、まずセレクタ３によりＥ
ＥＦＲＯＭセルアレイ２中の読み出すべきアドレスに対
応するセルが選択され、本来のデータの同じビット数を
もつ主データ１４及び冗長データ４が出力される。これ
ら出力されたデータはシンドローム発生回路５に入力さ
れる。
Ｍからデータを読み出すには、まずセレクタ３によりＥ
ＥＦＲＯＭセルアレイ２中の読み出すべきアドレスに対
応するセルが選択され、本来のデータの同じビット数を
もつ主データ１４及び冗長データ４が出力される。これ
ら出力されたデータはシンドローム発生回路５に入力さ
れる。
シンドローム発生回路５は入力された主データ１４及び
冗長データ４に基づき、シンドローム６を発生する。こ
のとき選択されたセルがすべて正常で、主データ１４及
び冗長データ４が全く損なわれていなければ、シンドロ
ーム６は全て「０」となる。
冗長データ４に基づき、シンドローム６を発生する。こ
のとき選択されたセルがすべて正常で、主データ１４及
び冗長データ４が全く損なわれていなければ、シンドロ
ーム６は全て「０」となる。
このシンドローム６は誤りベクトル発生回路７へ入力さ
れ、誤りベクトル発生回路７でシンドローム６が解読さ
れ主データ１４及び冗長データ４のどのビットに誤りが
有るかを示す誤りベクトル８が生成される。この時主デ
ータ１４中に誤りが存在する場合にはエラー訂正回路９
で主データ１４の誤りを訂正して正しいデータ１０が出
力される。
れ、誤りベクトル発生回路７でシンドローム６が解読さ
れ主データ１４及び冗長データ４のどのビットに誤りが
有るかを示す誤りベクトル８が生成される。この時主デ
ータ１４中に誤りが存在する場合にはエラー訂正回路９
で主データ１４の誤りを訂正して正しいデータ１０が出
力される。
これらの動作と同時にシンドローム６は論理和回路工に
入力−される。この時主データ１４または冗長データ４
に誤りが有る場合はシンドローム６は少なくとも１ビツ
トが「１」となるので論理和回路１の出力すなわち誤り
訂正実行信号１１は「１」となる。
入力−される。この時主データ１４または冗長データ４
に誤りが有る場合はシンドローム６は少なくとも１ビツ
トが「１」となるので論理和回路１の出力すなわち誤り
訂正実行信号１１は「１」となる。
第１実施例のＥＥＰＲＯＭを搭載した情報処理装置では
、非常に多い回数、データの消去書込が行なわれる装置
でも、以下の様にして高い信頼性を得ることができる。
、非常に多い回数、データの消去書込が行なわれる装置
でも、以下の様にして高い信頼性を得ることができる。
第２図〜第４図は、情報処理装置のソフトウェアのフロ
ーチャートの例、第５図、第６図はその時のＥＥＦＲＯ
Ｍのメモリマツピングの例を示したものである。
ーチャートの例、第５図、第６図はその時のＥＥＦＲＯ
Ｍのメモリマツピングの例を示したものである。
はじめに、装置を使用し始める時の動作を説明する。こ
の時はまだＥＥＰＲＯＭに損傷は無いものとし、高い信
頼性を要するデータＡ、データＢがあるとする。
の時はまだＥＥＰＲＯＭに損傷は無いものとし、高い信
頼性を要するデータＡ、データＢがあるとする。
まず、第５図の様にＥＥＰ’ＲＯＭ上にデータＡ。
データＢの記憶領域を予備領域も含めて確保する。
第５図の例ではＥＥＦＲＯＭ上のアドレス１００がデー
タＡの初期アドレス、１０１〜１０３がデータＡの予備
領域であり、アドレス１０４がデータＢの初期アドレス
、１０５〜１０７がデータＢの予備領域である。さらに
、同じ＜ＥＥＦＲＯＭ上にデータＡ、データＢが記憶さ
れるＥＥＦＲＯＭ上のアドレスを記憶するテーブルを作
る。第５図の例ではデータＡのアドレスをアドレス２０
０に、データＢのアドレスをアドレス２０１に記憶する
。
タＡの初期アドレス、１０１〜１０３がデータＡの予備
領域であり、アドレス１０４がデータＢの初期アドレス
、１０５〜１０７がデータＢの予備領域である。さらに
、同じ＜ＥＥＦＲＯＭ上にデータＡ、データＢが記憶さ
れるＥＥＦＲＯＭ上のアドレスを記憶するテーブルを作
る。第５図の例ではデータＡのアドレスをアドレス２０
０に、データＢのアドレスをアドレス２０１に記憶する
。
装置を使用し始める時の手順を第２図に示しである。ま
ずデータＡの初期アドレス１００をテーブル２００に書
き込、む。その上でアドレス１００にデータＡの値を書
き込む。データＢについても同様である。
ずデータＡの初期アドレス１００をテーブル２００に書
き込、む。その上でアドレス１００にデータＡの値を書
き込む。データＢについても同様である。
データの書込は以下の手順で行なう。
第３図が書込手順のフローチャートを示したものである
。データＡの書込を行なうには、まず、ＥＥＦＲＯＭ上
のテーブル２００を参照し、データＡが記憶されている
アドレスを知り、そのアドレスから以前のデータＡを読
み出す６次にこの読み出し時に誤り訂正が行なわれたか
どうかを調べ、誤り訂正が行なわれていたら、そのアド
レスにはこわれたビーットが存在するということである
から、テーブル２００に記憶されているアドレスを＋１
する。その後、テーブル２００に記憶されているアドレ
スに新しいデータＡの値を書き込む。
。データＡの書込を行なうには、まず、ＥＥＦＲＯＭ上
のテーブル２００を参照し、データＡが記憶されている
アドレスを知り、そのアドレスから以前のデータＡを読
み出す６次にこの読み出し時に誤り訂正が行なわれたか
どうかを調べ、誤り訂正が行なわれていたら、そのアド
レスにはこわれたビーットが存在するということである
から、テーブル２００に記憶されているアドレスを＋１
する。その後、テーブル２００に記憶されているアドレ
スに新しいデータＡの値を書き込む。
現在の技術ではＥＥＰＲＯＭの同一アドレスに対して数
十ガロの書換えが可能である。仮に、テーブル２００に
データＡのアドレスの値１００が記憶されていて、ＥＥ
ＦＲＯＭのアドレス１００に対して数十ガロの書換えを
行ない、１つのビットに故障が生じた時、以上の書込手
順を行なえば次の様になる。
十ガロの書換えが可能である。仮に、テーブル２００に
データＡのアドレスの値１００が記憶されていて、ＥＥ
ＦＲＯＭのアドレス１００に対して数十ガロの書換えを
行ない、１つのビットに故障が生じた時、以上の書込手
順を行なえば次の様になる。
まず、ＥＥＦＲＯＭ上のテーブル２００を読むとデータ
Ａのアドレスの値１００が読まれる。続いてアドレス１
００から以前のデータＡの値を読み出す。そうするとア
ドレス１０００１つのビットはこわれている為、後り訂
正信号が出力され、テーブル２００に記憶されているア
ドレスの値は＋１されて１０１となる。この後、テーブ
ルに記憶されているアドレス１０１に新しいデータＡが
書き込まれる。この時のＥＥＦＲＯＭ上の記憶領域の様
子を第６図に示す。アドレスが１００から１０１に変更
された時点ではアドレス１０１はまだデータの書換えが
行なわれていないから、データＡはさらに数十ガロの書
換えが可能である。
Ａのアドレスの値１００が読まれる。続いてアドレス１
００から以前のデータＡの値を読み出す。そうするとア
ドレス１０００１つのビットはこわれている為、後り訂
正信号が出力され、テーブル２００に記憶されているア
ドレスの値は＋１されて１０１となる。この後、テーブ
ルに記憶されているアドレス１０１に新しいデータＡが
書き込まれる。この時のＥＥＦＲＯＭ上の記憶領域の様
子を第６図に示す。アドレスが１００から１０１に変更
された時点ではアドレス１０１はまだデータの書換えが
行なわれていないから、データＡはさらに数十ガロの書
換えが可能である。
データの読み出しは以下の手順で行なう。ここでは例と
してＥＥＰＲＯＭからデータを読みだし、表示器で表示
する場合を説明する。
してＥＥＰＲＯＭからデータを読みだし、表示器で表示
する場合を説明する。
第４図が読み出し手順のフローチャートを示したもので
ある。データＡの読み出しを行なうには、まず、ＥＥＦ
ＲＯＭ上のテーブル２００を参照し、データＡが記憶さ
れているアドレスを知り、そのアドレスからデータＡを
読み圧す。次にこの読み出し時に誤り訂正が行なわれた
かどうかを調べ、誤り訂正が行なわれていたら、テーブ
ル２００に記憶されているアドレスを＋１する。その後
、＋１されたアドレスに今読み出されたデータＡの値を
書き込む。第３図、第４図の手順では一つのアドレスに
１ビツトの故障が発生した時点でそのアドレスの使用を
やめており、かつ同一のアドレスに同時に２ビツトの故
障が発生する可能性は極めて小さく無檄できる為、読み
出されたデータが誤り訂正を行なわれたものであっても
データは正しく、＋１されたアドレスに書き込まれたデ
ータは有効である。
ある。データＡの読み出しを行なうには、まず、ＥＥＦ
ＲＯＭ上のテーブル２００を参照し、データＡが記憶さ
れているアドレスを知り、そのアドレスからデータＡを
読み圧す。次にこの読み出し時に誤り訂正が行なわれた
かどうかを調べ、誤り訂正が行なわれていたら、テーブ
ル２００に記憶されているアドレスを＋１する。その後
、＋１されたアドレスに今読み出されたデータＡの値を
書き込む。第３図、第４図の手順では一つのアドレスに
１ビツトの故障が発生した時点でそのアドレスの使用を
やめており、かつ同一のアドレスに同時に２ビツトの故
障が発生する可能性は極めて小さく無檄できる為、読み
出されたデータが誤り訂正を行なわれたものであっても
データは正しく、＋１されたアドレスに書き込まれたデ
ータは有効である。
仮に、テーブル２００にデータＡのアドレスの値１００
が記憶されていて、アドレス１０００１ビツトが故障し
ていた時に読み出しを行なえば次の様になる。
が記憶されていて、アドレス１０００１ビツトが故障し
ていた時に読み出しを行なえば次の様になる。
まず、ＥＥＦＲＯＭ上のテーブル２００を読むとデータ
Ａのアドレスの値１００が読まれる。続いてアドレス１
００からデータＡの値を読み出す。
Ａのアドレスの値１００が読まれる。続いてアドレス１
００からデータＡの値を読み出す。
そうするとアドレス１０００１つのビットはこわれてい
る為、誤り訂正信号が出力され、テーブル２００に記憶
されているアドレスの値は＋１されて１０１となる。こ
の後、＋１されたアドレス１０１に今読み出されたデー
タＡが書き込まれる。
る為、誤り訂正信号が出力され、テーブル２００に記憶
されているアドレスの値は＋１されて１０１となる。こ
の後、＋１されたアドレス１０１に今読み出されたデー
タＡが書き込まれる。
読み出されたデータＡの値は表示器へ転送され、表示さ
れる。
れる。
第７図に第３図、第４図の手順をハードウェアで処理す
る様にした実施例のブロック図の例を示す。第７図中の
２１が本発明にかかわるデータ記憶用のＥＥＰＲＯＭ、
２２がデータ用ＥＥＰＲＯＭ２１に記憶されているデー
タのアドレスを記憶するテーブル用のＥＥＦＲＯＭであ
る。
る様にした実施例のブロック図の例を示す。第７図中の
２１が本発明にかかわるデータ記憶用のＥＥＰＲＯＭ、
２２がデータ用ＥＥＰＲＯＭ２１に記憶されているデー
タのアドレスを記憶するテーブル用のＥＥＦＲＯＭであ
る。
以下、第５図の様にデータ用ＥＥＦＲＯＭ２１゜テーブ
ル用ＥＥＰＲＯＭ２２が設定されているとしてデータＡ
の読み出し、書込時の動作を説明する。
ル用ＥＥＰＲＯＭ２２が設定されているとしてデータＡ
の読み出し、書込時の動作を説明する。
データの書込は次の様に行なわれる。
データＡの書込を行なうには、まず、データＡが記憶さ
れているアドレスを記憶しているテーブルのアドレス２
００をアドレスラッチ２３に与え、書き込むべき新しい
データＡの値をデータラッチ２６に与え、制御回路２７
に書込であることを指示する。すると制御回路２７は、
ラッチ２８をクリアし、テーブル読み出し信号３１を有
効にする。
れているアドレスを記憶しているテーブルのアドレス２
００をアドレスラッチ２３に与え、書き込むべき新しい
データＡの値をデータラッチ２６に与え、制御回路２７
に書込であることを指示する。すると制御回路２７は、
ラッチ２８をクリアし、テーブル読み出し信号３１を有
効にする。
また書込／読み出し信号３５を書込を示すように有効に
する。テーブル読み出し信号３１が有効になることによ
って、テーブル用ＥＥＰＲＯＭ２２からデータＡが記憶
されているアドレス１００が出力され、アドレスラッチ
２４に取込まれる。アドレスラッチ２４に取込まれたア
ドレス１００は、ラッチ２８がクリアされているから、
加算されずにそのままデータ用ＥＥＰＲＯＭ２１にアド
レスとして与えられる。次に制御回路２７はデータ読み
出し信号３６を有効する。データ読み出し信号３６が有
効になることによって、データ用ＥＥＦＲＯＭ２１のア
ドレス１００からデータが読み出される。この時誤り訂
正が行なわれていれば誤り訂正実行信号３０は有効であ
り、ラッチ２８がセットされる。誤り訂正が行なわれて
いなければ誤り訂正実行信号３０は有効でなく、ラッチ
２８はセットされない。この後に制御回路２７は書込タ
イミング信号３４を有効する。この時、データラッチ２
６の内容はデータ用ＥＥＰＲＯＭ２１に書き込むデータ
として与えられ、加算器２５の出力はテーブル用ＥＥＦ
ＲＯＭ２２に書き込むデータとして与えられる。
する。テーブル読み出し信号３１が有効になることによ
って、テーブル用ＥＥＰＲＯＭ２２からデータＡが記憶
されているアドレス１００が出力され、アドレスラッチ
２４に取込まれる。アドレスラッチ２４に取込まれたア
ドレス１００は、ラッチ２８がクリアされているから、
加算されずにそのままデータ用ＥＥＰＲＯＭ２１にアド
レスとして与えられる。次に制御回路２７はデータ読み
出し信号３６を有効する。データ読み出し信号３６が有
効になることによって、データ用ＥＥＦＲＯＭ２１のア
ドレス１００からデータが読み出される。この時誤り訂
正が行なわれていれば誤り訂正実行信号３０は有効であ
り、ラッチ２８がセットされる。誤り訂正が行なわれて
いなければ誤り訂正実行信号３０は有効でなく、ラッチ
２８はセットされない。この後に制御回路２７は書込タ
イミング信号３４を有効する。この時、データラッチ２
６の内容はデータ用ＥＥＰＲＯＭ２１に書き込むデータ
として与えられ、加算器２５の出力はテーブル用ＥＥＦ
ＲＯＭ２２に書き込むデータとして与えられる。
データ用ＥＥＰＲＯＭ２１のアドレス１００から読み出
されたデータの誤り訂正が行なわれたか否かで、ここで
の動作は異なる。
されたデータの誤り訂正が行なわれたか否かで、ここで
の動作は異なる。
誤り訂正が行なわれていれば、ラッチ２８がセットされ
ているから、加算器２５はアドレスラッチ２４に取込ま
れているアドレスに＋１した値を出力する。また書込信
号３２．３３が有効になる。よってデータ用ＥＥＦＲＯ
Ｍ２１にはアドレス１００に＋１されたアドレス１０１
に、データラッチ２６に取込まれていたデータが書き込
まれ、テーブル用ＥＥＦＲＯＭ２２のアドレス２００に
は新しいデータＡのアドレス１０１が書き込まれる。誤
り訂正が行なわれていなければ、ラッチ２８がセットさ
れていないから、加算器２５はアドレスラッチ２４に取
込まれているアドレスをそのまま出力する。そして書込
信号３３は書込／読み出し信号３５が有効であるため有
効になるが、書込信号３２は有効にはならない。よって
データＥＥＰＲＯＭ２１ではアドレス１００にデータラ
ッチ２６に取込まれていたデータが書き込まれ、テーブ
ル用ＥＥＦＲＯＭ２２ではデータＡを記憶するアドレス
の書換えは行なわれない。
ているから、加算器２５はアドレスラッチ２４に取込ま
れているアドレスに＋１した値を出力する。また書込信
号３２．３３が有効になる。よってデータ用ＥＥＦＲＯ
Ｍ２１にはアドレス１００に＋１されたアドレス１０１
に、データラッチ２６に取込まれていたデータが書き込
まれ、テーブル用ＥＥＦＲＯＭ２２のアドレス２００に
は新しいデータＡのアドレス１０１が書き込まれる。誤
り訂正が行なわれていなければ、ラッチ２８がセットさ
れていないから、加算器２５はアドレスラッチ２４に取
込まれているアドレスをそのまま出力する。そして書込
信号３３は書込／読み出し信号３５が有効であるため有
効になるが、書込信号３２は有効にはならない。よって
データＥＥＰＲＯＭ２１ではアドレス１００にデータラ
ッチ２６に取込まれていたデータが書き込まれ、テーブ
ル用ＥＥＦＲＯＭ２２ではデータＡを記憶するアドレス
の書換えは行なわれない。
データｑ読み出しは次の様に行なわれる。ここでは例と
してＥＥＦＲＯＭからデータを読み出し、表示器で表示
する場合を説明する。
してＥＥＦＲＯＭからデータを読み出し、表示器で表示
する場合を説明する。
データＡの読み出しを行なうには、まず、データＡが記
憶されているアドレスを記憶しているテーブルのアドレ
ス２００をアドレスラッチ２３に与え、制御回路２７に
読み出しであることを指示する。すると制御回路２７は
、ラッチ２８をクリアし、テーブル読み出し信号３１を
有効にする。
憶されているアドレスを記憶しているテーブルのアドレ
ス２００をアドレスラッチ２３に与え、制御回路２７に
読み出しであることを指示する。すると制御回路２７は
、ラッチ２８をクリアし、テーブル読み出し信号３１を
有効にする。
また書込／読み出し信号３５が読み出しを示すように無
効にする。テーブル読み出し信号３１が有効になること
によって、テーブル用ＥＥＦＲＯＭ２２からデータ上が
記憶されているアドレス１００が出力され、アドレスチ
ッチ２４に取込まれる。
効にする。テーブル読み出し信号３１が有効になること
によって、テーブル用ＥＥＦＲＯＭ２２からデータ上が
記憶されているアドレス１００が出力され、アドレスチ
ッチ２４に取込まれる。
アドレスラッチ２４に取込まれたアドレス１００は、ラ
ッチ２８がクリアされているから、加算されずにそのま
まデータ用ＥＥＰＲＯＭ２１にアドレスとして与えられ
る。次に制御回路２７はデータ読み出し信号３６を有効
する。データ読み出し信号３６が有効になることによっ
て、データ用ＥＥＦＲＯＭ２１のアドレス１００からデ
ータが読み出され、データラッチ２６に取込まれる。こ
の時誤り訂正が行なわれていれば誤り訂正実行信号３０
は有効であり、ラッチ２８がセットされる。誤り訂正が
行なわれていなければ誤り訂正実行信号３０は有効でな
く、ラッチ２８はセットされない。この後に制御回路２
７は書込タイミング信号３４を有効する。この時、デー
タラッチ２６の内容はデータ用ＥＥＦＲＯＭ２１に書き
込むデータとして与えられ、加算器２５の出力はテーブ
ル用ＥＥＰＲＯＭ２２に書き込むデータとして与えられ
る。
ッチ２８がクリアされているから、加算されずにそのま
まデータ用ＥＥＰＲＯＭ２１にアドレスとして与えられ
る。次に制御回路２７はデータ読み出し信号３６を有効
する。データ読み出し信号３６が有効になることによっ
て、データ用ＥＥＦＲＯＭ２１のアドレス１００からデ
ータが読み出され、データラッチ２６に取込まれる。こ
の時誤り訂正が行なわれていれば誤り訂正実行信号３０
は有効であり、ラッチ２８がセットされる。誤り訂正が
行なわれていなければ誤り訂正実行信号３０は有効でな
く、ラッチ２８はセットされない。この後に制御回路２
７は書込タイミング信号３４を有効する。この時、デー
タラッチ２６の内容はデータ用ＥＥＦＲＯＭ２１に書き
込むデータとして与えられ、加算器２５の出力はテーブ
ル用ＥＥＰＲＯＭ２２に書き込むデータとして与えられ
る。
データ用ＥＥＰＲＯＭ２１のアドレス１００から読み出
されたデータの誤り訂正が行なわれたか否かで、ここで
の動作は異なる。
されたデータの誤り訂正が行なわれたか否かで、ここで
の動作は異なる。
誤り訂正が行なわれていれば、ラッチ２８がセットされ
ているから、加算器２５はアドレスラッチ２４に取込ま
れているアドレスに＋１した値を出力する。また書込信
号３２．３３が有効になる。よってデータ用ＥＥＰＲＯ
Ｍ２１にはアドレス１００に＋１されたアドレス１０１
に、データラッチ２６に取込まれているデータが書き込
まれ、テーブル用ＥＥＰＲＯＭ２２の７ドレス２００に
は新しいデータＡのアドレス１０１が書き込まれる。デ
ータラッチ２６に取込まれているデータは誤り訂正が完
了したデータであり正しいものである。
ているから、加算器２５はアドレスラッチ２４に取込ま
れているアドレスに＋１した値を出力する。また書込信
号３２．３３が有効になる。よってデータ用ＥＥＰＲＯ
Ｍ２１にはアドレス１００に＋１されたアドレス１０１
に、データラッチ２６に取込まれているデータが書き込
まれ、テーブル用ＥＥＰＲＯＭ２２の７ドレス２００に
は新しいデータＡのアドレス１０１が書き込まれる。デ
ータラッチ２６に取込まれているデータは誤り訂正が完
了したデータであり正しいものである。
誤り訂正が行なわれていなければ、ラッチ２８がセット
されていないから、書込信号３２．３３は有効にはなら
ない。よってテーブル用ＥＥＰＲＯＭ２２ではデータＡ
を記憶するアドレスの書換えは行なわれず、データ用Ｅ
ＥＰＲＯＭ２１でのデータの再書込も行なわれない。
されていないから、書込信号３２．３３は有効にはなら
ない。よってテーブル用ＥＥＰＲＯＭ２２ではデータＡ
を記憶するアドレスの書換えは行なわれず、データ用Ｅ
ＥＰＲＯＭ２１でのデータの再書込も行なわれない。
読み出されたデータＡの値は表示器へ転送され表示され
る。
る。
以上説明したように本発明はＥＥＰＲＯＭからデータを
読み出す時に、誤り検出訂正回路が誤りを検出し訂正を
行なった場合に、訂正が行なわれたことを示す信号を出
力する論理回路を有することにより、ＥＥＰＲＯＭは正
しいデータを出力するが、セルの一部には異常があると
いう状態を知ることができ、ＥＥＰＲＯＭを搭載した情
報処理装置が、ＥＥＰＲＯＭセルの破壊により誤動作に
至る前に、使用するＥＥＦＲＯＭのアドレスの変更、あ
るいはＥＥＰＲＯＭの交換などの保守を可能ならしめる
効果がある。
読み出す時に、誤り検出訂正回路が誤りを検出し訂正を
行なった場合に、訂正が行なわれたことを示す信号を出
力する論理回路を有することにより、ＥＥＰＲＯＭは正
しいデータを出力するが、セルの一部には異常があると
いう状態を知ることができ、ＥＥＰＲＯＭを搭載した情
報処理装置が、ＥＥＰＲＯＭセルの破壊により誤動作に
至る前に、使用するＥＥＦＲＯＭのアドレスの変更、あ
るいはＥＥＰＲＯＭの交換などの保守を可能ならしめる
効果がある。
第１図は本発明の第１実施例を示すブロック図、第２図
〜第４図は第１実施例を使用した装置のソフトウェアの
フローチャートの例、第５図、第６図は第２図〜第４図
のフローチャートで示されるソフトウェアでのメモリマ
ツピングの例を示す図、第７図は第２実施例を示すブロ
ック図である。 １・・・・・・論理和回路、２・・・・・・ＥＥＰＲＯ
Ｍセルアレイ、３・・・・・・セレクタ、４・・・・・
・冗長データ、５・・・・・・シンドローム発生回路、
６・・・・・・シンドローム、７・・・・・・誤りベク
トル発生回路、８・・・・・・誤りベクトル、９・・・
・・・エラー訂正回路、１０・・・・・・データ、１１
・・・・・・誤り訂正実行信号、１４・・・・・・主デ
ータ、２１・・・・・・データ用ＥＥＰＲＯＭ、２２・
・・・・・テーブル用ＥＥＦＲＯＭ、２３．２４・・・
・・・アドレスラッチ、２５・・・・・・加算器、２６
・・・・・・データラッチ、２７・・・・・・制御回路
、２８・・・・・・ラッチ、３０・・・・・・誤り訂正
実行信号、３１・・・・・・テーブル読み出し信号、３
２．３３・・・・・・書込信号、３４・・・・・・書込
タイミング信号、３５・・・・・・書込／読み出し信号
、３６・・・・・・データ読み出し信号。
〜第４図は第１実施例を使用した装置のソフトウェアの
フローチャートの例、第５図、第６図は第２図〜第４図
のフローチャートで示されるソフトウェアでのメモリマ
ツピングの例を示す図、第７図は第２実施例を示すブロ
ック図である。 １・・・・・・論理和回路、２・・・・・・ＥＥＰＲＯ
Ｍセルアレイ、３・・・・・・セレクタ、４・・・・・
・冗長データ、５・・・・・・シンドローム発生回路、
６・・・・・・シンドローム、７・・・・・・誤りベク
トル発生回路、８・・・・・・誤りベクトル、９・・・
・・・エラー訂正回路、１０・・・・・・データ、１１
・・・・・・誤り訂正実行信号、１４・・・・・・主デ
ータ、２１・・・・・・データ用ＥＥＰＲＯＭ、２２・
・・・・・テーブル用ＥＥＦＲＯＭ、２３．２４・・・
・・・アドレスラッチ、２５・・・・・・加算器、２６
・・・・・・データラッチ、２７・・・・・・制御回路
、２８・・・・・・ラッチ、３０・・・・・・誤り訂正
実行信号、３１・・・・・・テーブル読み出し信号、３
２．３３・・・・・・書込信号、３４・・・・・・書込
タイミング信号、３５・・・・・・書込／読み出し信号
、３６・・・・・・データ読み出し信号。
Claims (1)
- 【特許請求の範囲】 １）電気的に消去可能なプログラマブルセルのアレイと
、該プログラマブルセルのアレイから読み出されたデー
タに基づき該データを構成するビットの誤りを検出する
誤り検出訂正回路とを有する情報処理装置において、該
誤り検出訂正回路がビットの誤りを検出し訂正を行なっ
た場合に、訂正が行なわれたことを示す信号を出力する
論理回路を備えたことを特徴とする情報処理装置。 ２）電気的に消去可能なプログラマブルセルのアレイと
、該プログラマブルセルのアレイから読み出されたデー
タに基づき該データを構成するビットの誤りを検出する
誤り検出訂正回路とを有する情報処理装置において、該
誤り検出訂正回路がビットの誤りを検出し訂正を行なっ
た場合に、訂正が行なわれたことを示す信号に基づいて
、該プログラマブルセルのアレイの中の該データを記憶
するアドレスを変更する手段を有する情報処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046084A JP2830308B2 (ja) | 1990-02-26 | 1990-02-26 | 情報処理装置 |
| EP91102812A EP0448970B1 (en) | 1990-02-26 | 1991-02-26 | An information processing device having an error check and correction circuit |
| DE69126057T DE69126057T2 (de) | 1990-02-26 | 1991-02-26 | Ein Informationsverarbeitungsgerät mit einer Fehlerprüf- und Korrekturschaltung |
| US08/123,693 US5432802A (en) | 1990-02-26 | 1993-09-17 | Information processing device having electrically erasable programmable read only memory with error check and correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046084A JP2830308B2 (ja) | 1990-02-26 | 1990-02-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248251A true JPH03248251A (ja) | 1991-11-06 |
| JP2830308B2 JP2830308B2 (ja) | 1998-12-02 |
Family
ID=12737123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046084A Expired - Lifetime JP2830308B2 (ja) | 1990-02-26 | 1990-02-26 | 情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5432802A (ja) |
| EP (1) | EP0448970B1 (ja) |
| JP (1) | JP2830308B2 (ja) |
| DE (1) | DE69126057T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088261A (en) * | 1997-08-12 | 2000-07-11 | Nippon Steel Corporation | Semiconductor storage device |
| JP2016212864A (ja) * | 2015-05-06 | 2016-12-15 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | メモリ管理システム、方法、およびコンピュータ・プログラム |
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| EP0797147B1 (en) * | 1996-03-21 | 2002-07-03 | STMicroelectronics S.r.l. | Method for recovering failed memory devices |
| US6449735B1 (en) * | 1996-07-01 | 2002-09-10 | Intel Corporation | Method and apparatus for providing improved diagnostic functions in a computer system |
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| US6360347B1 (en) | 1999-05-18 | 2002-03-19 | Advanced Micro Devices, Inc. | Error correction method for a memory device |
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1990
- 1990-02-26 JP JP2046084A patent/JP2830308B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-26 DE DE69126057T patent/DE69126057T2/de not_active Expired - Fee Related
- 1991-02-26 EP EP91102812A patent/EP0448970B1/en not_active Expired - Lifetime
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1993
- 1993-09-17 US US08/123,693 patent/US5432802A/en not_active Expired - Fee Related
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| US5432802A (en) | 1995-07-11 |
| EP0448970B1 (en) | 1997-05-14 |
| DE69126057T2 (de) | 1997-12-11 |
| JP2830308B2 (ja) | 1998-12-02 |
| EP0448970A2 (en) | 1991-10-02 |
| EP0448970A3 (en) | 1992-09-30 |
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