JPH0194323A - 液晶パネル - Google Patents
液晶パネルInfo
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- JPH0194323A JPH0194323A JP62253003A JP25300387A JPH0194323A JP H0194323 A JPH0194323 A JP H0194323A JP 62253003 A JP62253003 A JP 62253003A JP 25300387 A JP25300387 A JP 25300387A JP H0194323 A JPH0194323 A JP H0194323A
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- thin film
- film transistor
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- 239000010409 thin film Substances 0.000 claims abstract description 37
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000002950 deficient Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013523 data management Methods 0.000 description 1
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Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、冗長構成を採用し、アクティブマトリクス方
式により表示をおこなう液晶パネルの構成および液晶パ
ネルの駆動回路に関する。
式により表示をおこなう液晶パネルの構成および液晶パ
ネルの駆動回路に関する。
従来の、冗長構成を採用した液晶パネルの構成は、（日
経エレクトロニクス １９８Ｂ、１２゜１５ ＮＯ４
１０Ｐ１９３〜２０９）の様に、２個の薄膜トランジス
タの一方を本来のソース線に接続し、もう一方を隣りの
画素と同じソース線に接続したものであった。
経エレクトロニクス １９８Ｂ、１２゜１５ ＮＯ４
１０Ｐ１９３〜２０９）の様に、２個の薄膜トランジス
タの一方を本来のソース線に接続し、もう一方を隣りの
画素と同じソース線に接続したものであった。
しかし、前述の従来技術では、２個の薄膜トランジスタ
の一方が隣りの画素のソース線に接続されているため、
正確な情報を表示できないといった１４Ｍ点を有する。
の一方が隣りの画素のソース線に接続されているため、
正確な情報を表示できないといった１４Ｍ点を有する。
特に、コンピューター（７）７’−ターを表示する場合
には１画素ごとに表示を管理する必要があり、従来技術
では実現できない。
には１画素ごとに表示を管理する必要があり、従来技術
では実現できない。
そこで本発明は、このような問題点を解決するものでそ
の目的とするところは、冗長構成を採用し、アクティブ
マトリクス方式により表示をおこなう液晶パネルにおい
て、１画素ごとの表示データーの管理が容易な液晶パネ
ルと、液晶パネルの駆動回路を提供するところにある。
の目的とするところは、冗長構成を採用し、アクティブ
マトリクス方式により表示をおこなう液晶パネルにおい
て、１画素ごとの表示データーの管理が容易な液晶パネ
ルと、液晶パネルの駆動回路を提供するところにある。
本発明の液晶パネルおよび液晶パネルの駆動回路を第１
図を参照して説明すると、 （１）（Ａ）薄膜トランジスタＡ（１）と薄膜トランジ
スタＢ（２）を有し、 （Ｂ）薄膜トランジスタＡ（１）のソース電極Ａ（３）
には第１のソース線（９）が、Ｆ線膜トランジスタＢ（
２）のソース電極Ｂ（４）には、第２のソースＩ！（１
０）が接続され、 （Ｃ）薄膜トランジスタＡ（１）のドレイン電ｗ１Ａ（
５）と、薄膜トランジスタＢ（２）のドレイン電極Ｂ（
６）は共通となして画素電極（１３）を形成する。
図を参照して説明すると、 （１）（Ａ）薄膜トランジスタＡ（１）と薄膜トランジ
スタＢ（２）を有し、 （Ｂ）薄膜トランジスタＡ（１）のソース電極Ａ（３）
には第１のソース線（９）が、Ｆ線膜トランジスタＢ（
２）のソース電極Ｂ（４）には、第２のソースＩ！（１
０）が接続され、 （Ｃ）薄膜トランジスタＡ（１）のドレイン電ｗ１Ａ（
５）と、薄膜トランジスタＢ（２）のドレイン電極Ｂ（
６）は共通となして画素電極（１３）を形成する。
（Ｄ）薄膜トランジスタＡ（１）のゲート電極Ａ（７）
には、第１のゲート線（１１）が、 薄膜トランジスタ
Ｂ（２）のゲート電極Ｂ（８）には第２のゲート線（１
２）が接続される。
には、第１のゲート線（１１）が、 薄膜トランジスタ
Ｂ（２）のゲート電極Ｂ（８）には第２のゲート線（１
２）が接続される。
以上の如く構成された画素をマトリクス状に集積１した
ことを特徴とする液晶パネル。
ことを特徴とする液晶パネル。
（２）（Ａ）第１のソース線（９）は第１のビデオライ
ン（１４）に、 第２のソース線（１０）は第２のビデ
オライン（１５）に接続され、 （Ｂ）第１のビデオライン（１４）と第２のビデオライ
ン（１５）の間に遅延手段（１６）を設ける。
ン（１４）に、 第２のソース線（１０）は第２のビデ
オライン（１５）に接続され、 （Ｂ）第１のビデオライン（１４）と第２のビデオライ
ン（１５）の間に遅延手段（１６）を設ける。
以上の如く構成したことを特徴とする液晶パネルの駆動
回路。
回路。
（作用〕
本発明の上記の構成によれば、第１のゲート線（１１）
が能動となり薄膜トランジスタＡ（１）がＯＮすれば、
画素電極（１３）には第１のビデオライン（１４）のデ
ーターが、第１のソース線（９）を介して書き込まれる
。
が能動となり薄膜トランジスタＡ（１）がＯＮすれば、
画素電極（１３）には第１のビデオライン（１４）のデ
ーターが、第１のソース線（９）を介して書き込まれる
。
次に、第２のゲー）Ｉ！（１２）が能動となり薄膜トラ
ンジスタＢ（２）がＯＮすれば、遅延手段（１６）によ
り第１のビデオライン（１４）と同じデーターが、１水
平時間だけ遅れた第２のビデオライン（１５）より第２
のソース１１１（１０）を介して画素電極（１３）に書
き込まれる。
ンジスタＢ（２）がＯＮすれば、遅延手段（１６）によ
り第１のビデオライン（１４）と同じデーターが、１水
平時間だけ遅れた第２のビデオライン（１５）より第２
のソース１１１（１０）を介して画素電極（１３）に書
き込まれる。
このとき薄膜トランジスタＡ（１）または薄膜トランジ
スタＢ（２）のどちらかが不良であっても、第１のソー
ス線（９）と第２のソース線（ｌＯ）のデーターは同一
であるので、画素電極（１３）には、同一のデーターが
書き込まれるのである。
スタＢ（２）のどちらかが不良であっても、第１のソー
ス線（９）と第２のソース線（ｌＯ）のデーターは同一
であるので、画素電極（１３）には、同一のデーターが
書き込まれるのである。
以下、本発明による一実施例を図面を参照して説明する
。
。
第２図は液晶パネルの等価回路図、第３図は駆動回路の
ブロック図、＄４図はビデオラインのタイミング図であ
り、６４０ラインＸ４００ドツト構成の液晶パネルの例
である。
ブロック図、＄４図はビデオラインのタイミング図であ
り、６４０ラインＸ４００ドツト構成の液晶パネルの例
である。
コンポシフトビデオ信号や、アナログＲＧＢ信号よりな
るビデオ入力信号（３０）は、ビデオインターフェース
回路（３１）において同期分離や色分離等の処理がなさ
れて、アナログビデオ信号（３２）と制御信号（３７）
が出力される。
るビデオ入力信号（３０）は、ビデオインターフェース
回路（３１）において同期分離や色分離等の処理がなさ
れて、アナログビデオ信号（３２）と制御信号（３７）
が出力される。
アナログビデオ信号（３２）はアナログ量をデジタル量
に変換するＡ／Ｄ変換器（３３）により６〜８ｂｉｔの
デジタルビデオ信号（３４）に変換される。
に変換するＡ／Ｄ変換器（３３）により６〜８ｂｉｔの
デジタルビデオ信号（３４）に変換される。
デジタルビデオ信号（３４）は２系統に分けられ、一方
はデジタル量をアナログ量に変換するＤ／Ａ変換器（３
５Ａ）によりアナログ量に戻されたのち、アナログ処理
回路（３６Ａ）で液晶パネルを駆動できる信号に加工さ
れて第１のビデオライン（１４）に出力される。他の一
方のデジタルビデオ信号（３４）はＦＩＦＯにより動作
するラインメモリー等による遅延手段（１６）により１
水平期間の時間だけ遅延されたのちＤ／Ａ変換器（３５
Ｂ）、アナログ処理回路（３６Ｂ）を経て第２のビデオ
ライン（１５）に出力される。第１のビデオライｙ（１
４）と、第２のビデオライン（１５）のデーターの概念
は、第４図で示すように、第２のビデオライン（１５）
のデーターは第１のビデオライン（１４）のデーターよ
り１水平期間の時間だけ遅れているのである。
はデジタル量をアナログ量に変換するＤ／Ａ変換器（３
５Ａ）によりアナログ量に戻されたのち、アナログ処理
回路（３６Ａ）で液晶パネルを駆動できる信号に加工さ
れて第１のビデオライン（１４）に出力される。他の一
方のデジタルビデオ信号（３４）はＦＩＦＯにより動作
するラインメモリー等による遅延手段（１６）により１
水平期間の時間だけ遅延されたのちＤ／Ａ変換器（３５
Ｂ）、アナログ処理回路（３６Ｂ）を経て第２のビデオ
ライン（１５）に出力される。第１のビデオライｙ（１
４）と、第２のビデオライン（１５）のデーターの概念
は、第４図で示すように、第２のビデオライン（１５）
のデーターは第１のビデオライン（１４）のデーターよ
り１水平期間の時間だけ遅れているのである。
垂直同期信号や水平同期信号等による制御信号（３７）
は、発振回路やカウンター・ゲート回路等により構成す
る制御回路（３８）の基準信号として作用し、制御回路
（３８）ではＡ／Ｄ変換器（３３）・Ｄ／Ａ変換器（３
５）・遅延手段（１６）等で必要とする回路制御信号（
３９）と、液晶パネルを駆動するＹ側シフトレジスタ（
２２）やＸ側シフトレジスタ（２１）を制御するパネル
駆動制御信号（４０）を出力する。
は、発振回路やカウンター・ゲート回路等により構成す
る制御回路（３８）の基準信号として作用し、制御回路
（３８）ではＡ／Ｄ変換器（３３）・Ｄ／Ａ変換器（３
５）・遅延手段（１６）等で必要とする回路制御信号（
３９）と、液晶パネルを駆動するＹ側シフトレジスタ（
２２）やＸ側シフトレジスタ（２１）を制御するパネル
駆動制御信号（４０）を出力する。
第１のビデオライン（１４）・ｔＪ２のビデオライン（
１５）はそれぞれ、 Ｘ側シフトレジスタ（２１）によ
り制御されるサンプリングトランジスタ（２３）を介し
て第１のソースＩ！ｆｊ （９）・第２のソース線（１
０）に接続される。
１５）はそれぞれ、 Ｘ側シフトレジスタ（２１）によ
り制御されるサンプリングトランジスタ（２３）を介し
て第１のソースＩ！ｆｊ （９）・第２のソース線（１
０）に接続される。
薄膜トランジスタＡ（１）の、 ソース電極Ａ（３）は
第１のソース線 （９）に、ゲート電極Ａ（７）は第１
のゲー）Ｉ！（１１）に、ドレイン電極Ａ（５）は画素
電極（１３）に接続され、薄膜トランジスタＢ（２）の
ソース電ｔ！ｉＢ （４）は第２のソース線（１０）に
、 ゲート電極Ｂ（８）は第２のゲート線（１２）に、
ドレイン電極Ｂ（６）は画素型ｔ’！（１３）に接
続される。
第１のソース線 （９）に、ゲート電極Ａ（７）は第１
のゲー）Ｉ！（１１）に、ドレイン電極Ａ（５）は画素
電極（１３）に接続され、薄膜トランジスタＢ（２）の
ソース電ｔ！ｉＢ （４）は第２のソース線（１０）に
、 ゲート電極Ｂ（８）は第２のゲート線（１２）に、
ドレイン電極Ｂ（６）は画素型ｔ’！（１３）に接
続される。
薄膜トランジスタＡ（１）の、ドレイン電極Ａ（５）と
薄膜トランジスタＢ（２）のドレイン電極Ｂ（６）は同
一の画素電極（１３）に接続されている。また、第２の
ゲート線（１２）は次のラインの第１のゲート！１ （
１１）として作用する。
薄膜トランジスタＢ（２）のドレイン電極Ｂ（６）は同
一の画素電極（１３）に接続されている。また、第２の
ゲート線（１２）は次のラインの第１のゲート！１ （
１１）として作用する。
ここで、ゲート線の１本を選択するＹ側シフトレジスタ
（２２）により第１のゲート線 （１１）が選択されれ
ば、薄膜トランジスタＡ（１）が導通となる。 このと
き、Ｘ側シフトレジスタ（２１）によりサンプリングト
ランジスタ（２３）が選択されれば、° 第１のビデオ
ライン（１４）のデーターは第１のソース！！ （９）
を経て画素電極（１３）に与えられ、液晶（２０）をは
さんで画素電極（１３）と接地電極（２４）により構成
する容量に保持され、液晶（２０）を駆動する。
（２２）により第１のゲート線 （１１）が選択されれ
ば、薄膜トランジスタＡ（１）が導通となる。 このと
き、Ｘ側シフトレジスタ（２１）によりサンプリングト
ランジスタ（２３）が選択されれば、° 第１のビデオ
ライン（１４）のデーターは第１のソース！！ （９）
を経て画素電極（１３）に与えられ、液晶（２０）をは
さんで画素電極（１３）と接地電極（２４）により構成
する容量に保持され、液晶（２０）を駆動する。
Ｘ側シフトレジスタ（２１）は１水平期間の時間で６４
０画素を次々と選択するのである。
０画素を次々と選択するのである。
Ｙ側シフトレジスタ（２２）により第２のゲー）！線（
１２）が選択されれば、薄膜トランジスタＢ（２）が４
通となり、第２のビデオライン（１５）のデーターが＠
２のソースＩ！（１０）を介して画素電極（１３）に書
き込まれる。ここで、第２のビデオライン（１５）のデ
ーターは、１水平期間だけ前の第１のビデオライン（１
４）のデーターと同一であるため、同一の画素電極（１
３）には同一のデーターが書き込まれるのである。
１２）が選択されれば、薄膜トランジスタＢ（２）が４
通となり、第２のビデオライン（１５）のデーターが＠
２のソースＩ！（１０）を介して画素電極（１３）に書
き込まれる。ここで、第２のビデオライン（１５）のデ
ーターは、１水平期間だけ前の第１のビデオライン（１
４）のデーターと同一であるため、同一の画素電極（１
３）には同一のデーターが書き込まれるのである。
そのために、万一薄膜トランジスタＡ（１）または薄膜
トランジスタＢ（２）のどちらか一方が不良として動作
しな（でも、画素電極（１３）には、書き込むべきデー
ターが書き込まれて、液晶（２０）を正常に駆動し、正
確な表示をおこなうのである。
トランジスタＢ（２）のどちらか一方が不良として動作
しな（でも、画素電極（１３）には、書き込むべきデー
ターが書き込まれて、液晶（２０）を正常に駆動し、正
確な表示をおこなうのである。
以上説明したように本発明によれば、１画素に対して２
個の薄膜トランジスタを有し、それぞれの薄膜トランジ
スタに別のソース線とゲート線を接続した液晶パネルと
、２本のソース線の一方には、もう一方のソース線と同
一のデーターを１水平期間の時間だけ遅延させることに
より、同一の画素には同一のデーターが書き込まれるこ
ととなり、万一、薄膜トランジスタの一方が不良となり
動作しなくても、もう一方の薄膜トランジスタにより正
確なデーターが書き込まれるので、１画素ごとのデータ
ーの管理が容易な液晶パネルと、液晶パネルの駆動回路
が提供できるのである。
個の薄膜トランジスタを有し、それぞれの薄膜トランジ
スタに別のソース線とゲート線を接続した液晶パネルと
、２本のソース線の一方には、もう一方のソース線と同
一のデーターを１水平期間の時間だけ遅延させることに
より、同一の画素には同一のデーターが書き込まれるこ
ととなり、万一、薄膜トランジスタの一方が不良となり
動作しなくても、もう一方の薄膜トランジスタにより正
確なデーターが書き込まれるので、１画素ごとのデータ
ーの管理が容易な液晶パネルと、液晶パネルの駆動回路
が提供できるのである。
第１図は発明の概要を示す斜視図。
第２図は液晶パネルの等価回路図。
第３図は駆動回路のブロック図。
第４図はビデオラインのタイミング図。
１・・・薄膜トランジスタＡ
２・・・薄膜トランジスタＢ
３・・・ソース電極Ａ
４・・・ソース電極Ｂ
５・・・ドレイン電極Ａ
６・・・ドレイン電極Ｂ
７・・・ゲート電極Ａ。
８・・・ゲート環ｔｉ Ｂ
９・・・第１のソース線
１０・・・第２のソース線
１１・・・第１のゲート線
１２・・・第２のゲート線
１３・・・画素電極
１４・・・第１のビデオライン
１５・・・第２のビデオライ／
１６・・・遅延手段
以 上
第１″：５
Claims (2)
- （１）（Ａ）薄膜トランジスタＡ（１）と薄膜トランジ
スタＢ（２）を有し、 （Ｂ）薄膜トランジスタＡ（１）のソース電極Ａ（３）
には第１のソース線（９）が、薄膜トランジスタＢ（２
）の、ソース電極Ｂ（４）には第２のソース線（１０）
が接続され、 （Ｃ）薄膜トランジスタＡ（１）のドレイン電極Ａ（５
）と、薄膜トランジスタＢ（２）のドレイン電極Ｂ（６
）は共通となして画素電極（１３）が形成され、 （Ｄ）薄膜トランジスタＡ（１）のゲート電極Ａ（７）
には、第１のゲート線（１１）が、 薄膜トランジスタ
Ｂ（２）のゲート電極Ｂ（８）には、第２のゲート線（
１２）が接続されてなることを特徴とする液晶パネル。 - （２）（Ａ）第１のソース線（９）は第１のビデオライ
ン（１４）に、第２のソース線（１０）は第２のビデオ
ライン（１５）に接続され、 （Ｂ）第１のビデオライン（１４）と第２のビデオライ
ン（１５）の間に遅延手段（１６）を設けたことを特徴
とする特許請求の範囲第１項記載の液晶パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253003A JPH0194323A (ja) | 1987-10-07 | 1987-10-07 | 液晶パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253003A JPH0194323A (ja) | 1987-10-07 | 1987-10-07 | 液晶パネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194323A true JPH0194323A (ja) | 1989-04-13 |
Family
ID=17245135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253003A Pending JPH0194323A (ja) | 1987-10-07 | 1987-10-07 | 液晶パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457552A (en) * | 1992-12-30 | 1995-10-10 | Goldstar Co., Ltd. | Liquid crystal display with subpixels each having two TFTs where some TFTs have gate connections that skip over adjacent address bus lines |
| US5600459A (en) * | 1993-12-20 | 1997-02-04 | Roy; Howard S. | Multiple-shutter flat-panel display having individually controlled pixels and method for making same |
-
1987
- 1987-10-07 JP JP62253003A patent/JPH0194323A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457552A (en) * | 1992-12-30 | 1995-10-10 | Goldstar Co., Ltd. | Liquid crystal display with subpixels each having two TFTs where some TFTs have gate connections that skip over adjacent address bus lines |
| US5600459A (en) * | 1993-12-20 | 1997-02-04 | Roy; Howard S. | Multiple-shutter flat-panel display having individually controlled pixels and method for making same |
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