JPH01197722A - 液晶表示装置の駆動方法 - Google Patents
液晶表示装置の駆動方法Info
- Publication number
- JPH01197722A JPH01197722A JP63021960A JP2196088A JPH01197722A JP H01197722 A JPH01197722 A JP H01197722A JP 63021960 A JP63021960 A JP 63021960A JP 2196088 A JP2196088 A JP 2196088A JP H01197722 A JPH01197722 A JP H01197722A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- gate
- display device
- crystal display
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクティブマトリクス型液晶表示装置およびそ
の駆動方法に係り、特に高画質を得るのに好適な液晶表
示装置およびその駆動方法に関する。
の駆動方法に係り、特に高画質を得るのに好適な液晶表
示装置およびその駆動方法に関する。
近年薄膜トランジスタ(以下TPTと略称する)で駆動
する液晶表示装置が注目されている。第2図に従来公知
のTPTマトリクスアレイの基本端成を示す0表示両面
は縦m本のゲート線1と、横n本のデータ線2が直交し
て配置され、mXn個の表示画素に分割されてtψる。
する液晶表示装置が注目されている。第2図に従来公知
のTPTマトリクスアレイの基本端成を示す0表示両面
は縦m本のゲート線1と、横n本のデータ線2が直交し
て配置され、mXn個の表示画素に分割されてtψる。
各マトリクスの交点にはTPT3が設けられ、そのスイ
ッチ機能により各画素に画像情報が伝達される。この情
報に従い、上記アレイ上に設けられた液晶の各画素に対
応した領域5で表示が実現される。
ッチ機能により各画素に画像情報が伝達される。この情
報に従い、上記アレイ上に設けられた液晶の各画素に対
応した領域5で表示が実現される。
ところでTPTがオフとなり画像情報が画素部に保持さ
れる期間中に、液晶層の自己放電あるいはTPTのリー
ク電流が原因で画像信号損なわれてしまうという問題が
生じる。この問題の対策としては、各画素に付加容量を
設けるのが一般的である。付加容量の設置方法としては
、アイ・イー・イー・イー、トランザクション オン
エレクトロン デバイセズ、イーデイ−20゜(197
3年)第995頁から第1001頁(I E E E
、 Trans、Electron Devicas、
E D−1立(1973)pp、995−1001)
に記載されるものが簡便であり、頻繁に用いられている
。この方法は第3図の一画素部の等価回路に示すように
、付加容量6を隣接するゲート線と表示電極の間に形成
するものであり、通常1作製プロセスの変更をせずに実
現できるという特長を有している。
れる期間中に、液晶層の自己放電あるいはTPTのリー
ク電流が原因で画像信号損なわれてしまうという問題が
生じる。この問題の対策としては、各画素に付加容量を
設けるのが一般的である。付加容量の設置方法としては
、アイ・イー・イー・イー、トランザクション オン
エレクトロン デバイセズ、イーデイ−20゜(197
3年)第995頁から第1001頁(I E E E
、 Trans、Electron Devicas、
E D−1立(1973)pp、995−1001)
に記載されるものが簡便であり、頻繁に用いられている
。この方法は第3図の一画素部の等価回路に示すように
、付加容量6を隣接するゲート線と表示電極の間に形成
するものであり、通常1作製プロセスの変更をせずに実
現できるという特長を有している。
さらに上記方法による付加容量を具備するTPTマトリ
クスアレイにおいては、併せて駆動上の利点がある。こ
れは、例えば特開昭59−119390号公報に記され
ているように。
クスアレイにおいては、併せて駆動上の利点がある。こ
れは、例えば特開昭59−119390号公報に記され
ているように。
TPTのゲート・ソース寄生容量cga’7に起因する
ゲートパルスの表示部への電圧漏れ込みを相殺する方式
である。実際この電圧漏れ込みを放置すると液晶層への
直流電圧印加が引き起こされ、液晶の抵抗が劣化してし
まう、この対策として上記TPTにゲート線を通じてゲ
ートパルスが印加される時に、上記方法による付加容量
を通じて逆極性のパルスを印加すれば上記の直流電圧の
印加を阻止することが可能となる。
ゲートパルスの表示部への電圧漏れ込みを相殺する方式
である。実際この電圧漏れ込みを放置すると液晶層への
直流電圧印加が引き起こされ、液晶の抵抗が劣化してし
まう、この対策として上記TPTにゲート線を通じてゲ
ートパルスが印加される時に、上記方法による付加容量
を通じて逆極性のパルスを印加すれば上記の直流電圧の
印加を阻止することが可能となる。
しかしながら、上記従来技術によるTPTマトリクスア
レイにおいては、ゲート線の数が駆動電圧入力数と合致
しているため、全ての画素に付加容量を設けることは不
可能であった0例えば、第4図に示された従来例では、
最後段のゲート線によって駆動される画素に付加容量を
設置することはできない。ところで、付加容量のない画
素では信号保持良が発生するだけでなく、上述のように
液晶層に直流電圧が印加されて抵抗劣化が生じ、その抵
抗の劣化した液晶が流動して拡散するための画面上の大
きな面積に互って画質劣化が引き起こされる。
レイにおいては、ゲート線の数が駆動電圧入力数と合致
しているため、全ての画素に付加容量を設けることは不
可能であった0例えば、第4図に示された従来例では、
最後段のゲート線によって駆動される画素に付加容量を
設置することはできない。ところで、付加容量のない画
素では信号保持良が発生するだけでなく、上述のように
液晶層に直流電圧が印加されて抵抗劣化が生じ、その抵
抗の劣化した液晶が流動して拡散するための画面上の大
きな面積に互って画質劣化が引き起こされる。
本発明の目的は、両面上の全画素に付加容量を設置する
ことを可能とし、液晶層に印加される直流電圧成分を原
理的に零にまで低減し、それによって画質を大幅に改善
することのできる液晶表示装置およびその駆動方法を提
供することにある。
ことを可能とし、液晶層に印加される直流電圧成分を原
理的に零にまで低減し、それによって画質を大幅に改善
することのできる液晶表示装置およびその駆動方法を提
供することにある。
上記目的は、従来技術にて付加容量の設置し得なかった
画素にも容量を付加するためのダミーゲート線を設け、
それを用いて両面上の全画素について一つの画素を挟む
2本のゲート線のうち、その画素を駆動するTPTが接
続されていないゲー。ト線あるいはダミーゲート線と上
記画素の画素電極との間に付加容量Qaddを形成し、
上記TPTにゲート線を通じて印加されるゲートパルス
に同期させて、上記caciciの接続されるゲート線
あるいはダミーゲート線に上記ゲートパルスと逆極性の
パルスを印加することにより達成される。
画素にも容量を付加するためのダミーゲート線を設け、
それを用いて両面上の全画素について一つの画素を挟む
2本のゲート線のうち、その画素を駆動するTPTが接
続されていないゲー。ト線あるいはダミーゲート線と上
記画素の画素電極との間に付加容量Qaddを形成し、
上記TPTにゲート線を通じて印加されるゲートパルス
に同期させて、上記caciciの接続されるゲート線
あるいはダミーゲート線に上記ゲートパルスと逆極性の
パルスを印加することにより達成される。
本発明により新たに設けられたダミーゲート線は、従来
付加容量の設置されなかった画素の表示電極との間に、
従来と全く同様な方法で付加容量形成を可能とし、従っ
て画面上の全画素において。
付加容量の設置されなかった画素の表示電極との間に、
従来と全く同様な方法で付加容量形成を可能とし、従っ
て画面上の全画素において。
上述のQgsの存在によるゲートパルス漏れ込み分を打
ち消す駆動が可能になるので、信号保持を確保すると同
時に、液晶の抵抗劣化を防止することができる。
ち消す駆動が可能になるので、信号保持を確保すると同
時に、液晶の抵抗劣化を防止することができる。
実施例1゜
以下本発明の一実施例を説明する。
第1図は1本実施例によるTPTマトリクスアレイ全体
の等価回路図であり、第5図(a)。
の等価回路図であり、第5図(a)。
(b)はそれぞれ本実施例の液晶表示装置の要部を示す
平面図およびそのAA’断面図である。まず第5図によ
り本実施例の液晶表示装置のその製造工程に従って説明
する。絶縁性基板51上にゲート線、ダミー線1,12
を形成し、その上にゲート絶縁膜となるSiN膜5膜製
2積し、この上に非晶質シリコン膜53を堆積、パター
ニングしてTPT3を形成する。2はデータ線yJ?5
4はソース電極であり、ソース電極54は表示電極55
に接続されている。6は付加容量部であり。
平面図およびそのAA’断面図である。まず第5図によ
り本実施例の液晶表示装置のその製造工程に従って説明
する。絶縁性基板51上にゲート線、ダミー線1,12
を形成し、その上にゲート絶縁膜となるSiN膜5膜製
2積し、この上に非晶質シリコン膜53を堆積、パター
ニングしてTPT3を形成する。2はデータ線yJ?5
4はソース電極であり、ソース電極54は表示電極55
に接続されている。6は付加容量部であり。
表示電極55と隣接するゲート線あるいはダミー812
との重畳により形成されている。TPTマトリクスアレ
イの表面は、端子部等必要な部分を除いて全面をSiN
膜56で被覆される1以上のように構成されるTPT基
板と、透明導電膜からなる対向電極5を形成したガラス
基板57とに配向膜58を設けた後に向いあわせて、そ
の間に液晶59を封入して表示装置が完成する。
との重畳により形成されている。TPTマトリクスアレ
イの表面は、端子部等必要な部分を除いて全面をSiN
膜56で被覆される1以上のように構成されるTPT基
板と、透明導電膜からなる対向電極5を形成したガラス
基板57とに配向膜58を設けた後に向いあわせて、そ
の間に液晶59を封入して表示装置が完成する。
次に第1図により本実施例によるTPTマトリクスアレ
イ全体を説明する1画素数は240X480である。ゲ
ート線数はダミーゲート線1本を含む241本である。
イ全体を説明する1画素数は240X480である。ゲ
ート線数はダミーゲート線1本を含む241本である。
同図に示されるように。
ゲート線x1で駆動される画素の付加容量6の一端は次
段のゲート線Xi+1に接続される。ただし1=240
のときはダミーゲート線に接続される。
段のゲート線Xi+1に接続される。ただし1=240
のときはダミーゲート線に接続される。
本実施例の液晶表示装置の駆動波形を第6図に示す。こ
れは従来の駆動波形をダミーゲート線を有する本発明に
適用したものである。ゲート・ソース間寄生容量cgf
1による画素部への電圧漏れ込みは、この寄生容量と付
加容jtQ a d dを含めた画素容量Qpx”0.
36pFで上記漏れ込み量は一6v程度であったのがQ
add=1s8PFを設けると−1,3vまで低減する
ことが画面上の全画素について達成できるので画素部液
晶の抵抗劣化を低減することができ画質を向上すること
ができる。
れは従来の駆動波形をダミーゲート線を有する本発明に
適用したものである。ゲート・ソース間寄生容量cgf
1による画素部への電圧漏れ込みは、この寄生容量と付
加容jtQ a d dを含めた画素容量Qpx”0.
36pFで上記漏れ込み量は一6v程度であったのがQ
add=1s8PFを設けると−1,3vまで低減する
ことが画面上の全画素について達成できるので画素部液
晶の抵抗劣化を低減することができ画質を向上すること
ができる。
なおこの駆動波形においては最後段の画素とダミーゲー
ト線が付加容量の働きをするのみで良いので、V (X
1141)はゲートパルス波形でなくても良く電位要浮
遊でなければ一定の電位であっても良い0例えば簡弔に
は対向電極電位と等しくしておいても良い。
ト線が付加容量の働きをするのみで良いので、V (X
1141)はゲートパルス波形でなくても良く電位要浮
遊でなければ一定の電位であっても良い0例えば簡弔に
は対向電極電位と等しくしておいても良い。
本実施例においてダミーゲート線の本数は1本に限らず
複数本でもよい。マトリクスの大きさはこれに限らない
、ゲート絶縁膜及び表面保護膜についてもSiNに限る
ものではない。
複数本でもよい。マトリクスの大きさはこれに限らない
、ゲート絶縁膜及び表面保護膜についてもSiNに限る
ものではない。
実施例2゜
本発明の液晶表示装置の第2の実施例を第7図を用いて
説明する。液晶表示装置の製造工程は実施例1と全く同
様であるが、本実施例では、ダミー線を画面の上部に有
することに特徴がある。基本構成は付加容量を電極と前
段のゲート線の間に形成するものである。駆動において
も実施例1と同様の駆動を行なえば画質向上の効果があ
る。
説明する。液晶表示装置の製造工程は実施例1と全く同
様であるが、本実施例では、ダミー線を画面の上部に有
することに特徴がある。基本構成は付加容量を電極と前
段のゲート線の間に形成するものである。駆動において
も実施例1と同様の駆動を行なえば画質向上の効果があ
る。
上記実施例1.実施例2においては、付加容量を表示電
極と次段あるいは前段のゲート線の間に形成する場合を
扱ったが1本発明はこれに限らず。
極と次段あるいは前段のゲート線の間に形成する場合を
扱ったが1本発明はこれに限らず。
次々段、前々段あるいはそれ以上能れたゲート線との間
に付加容量を形成しても有効であることは言うまでもな
い。
に付加容量を形成しても有効であることは言うまでもな
い。
実施例3゜
本発明の第3の実施例として、上記実施例1による液晶
表示装置において画質向上により効果のある駆動方法を
説明する。第8図(a)は一画素分の等°価回路図であ
り、第8図(b)はその等価回路に示された2本のゲー
ト線X l * X l+1に各々印加される電圧V
(X l ) e V (X i+t)のタイミングチ
ャートを示したものである。この電圧の特徴は、TPT
を駆動するゲートパルスが印加されるのに同期して、次
段のゲート線あるいはダミー線にゲートパルスとは逆極
性のパルスを印加する点にある。この電圧を用いると上
記実施例1に述べられたよりも更に一層の電圧漏れ込み
の低減を達成できる。
表示装置において画質向上により効果のある駆動方法を
説明する。第8図(a)は一画素分の等°価回路図であ
り、第8図(b)はその等価回路に示された2本のゲー
ト線X l * X l+1に各々印加される電圧V
(X l ) e V (X i+t)のタイミングチ
ャートを示したものである。この電圧の特徴は、TPT
を駆動するゲートパルスが印加されるのに同期して、次
段のゲート線あるいはダミー線にゲートパルスとは逆極
性のパルスを印加する点にある。この電圧を用いると上
記実施例1に述べられたよりも更に一層の電圧漏れ込み
の低減を達成できる。
第8図(b)の1=13およびt4における電圧漏れ込
みΔv3.Δv4はそれぞれ ΔV3= (Q g III/c) ” Vt+(c
a dd/ c) 9(V1+V2)Δv4=−(ca
dd/C)・v。
みΔv3.Δv4はそれぞれ ΔV3= (Q g III/c) ” Vt+(c
a dd/ c) 9(V1+V2)Δv4=−(ca
dd/C)・v。
で表わされる。
ここでc ” c g B + Q P Xである。
画素電極に印加されるもれ込み電圧の総和ΔVは、Δv
3+Δv4で表わされるので。
3+Δv4で表わされるので。
ΔV=Δv3+Δv4
となる。Qadd”rOeV!〜0の場合は上記実施例
1の場合に比べ更に漏れ込み電圧を小さくすとができる
。
1の場合に比べ更に漏れ込み電圧を小さくすとができる
。
なおダミー線に加える波形はTPTをオンさせるパルス
v1を加える必要はなく、補償パルスv2のみから成り
立っていても良い。
v1を加える必要はなく、補償パルスv2のみから成り
立っていても良い。
本実施例によれば、画面上の全画素について、直流電圧
台を完全に零とする駆動が実現できるので、画質向上に
大きな効果がある。
台を完全に零とする駆動が実現できるので、画質向上に
大きな効果がある。
また実施例2の構成によるパネルにも本実施例と同様の
v7jA動を行うことができるが、付加容量caddを
次段のゲート線とで形成した方がクロストークの影響も
小さくより望しい駆動を実現できる。
v7jA動を行うことができるが、付加容量caddを
次段のゲート線とで形成した方がクロストークの影響も
小さくより望しい駆動を実現できる。
本発明によれば、新たに設けられたダミーゲート線を用
いることにより、従来では付加容量の設置されなかった
画素にもその付加容量を形成することができ、従って1
画面上の全画素において、ゲートパルス漏れ込みを打消
す駆動が可能になる。
いることにより、従来では付加容量の設置されなかった
画素にもその付加容量を形成することができ、従って1
画面上の全画素において、ゲートパルス漏れ込みを打消
す駆動が可能になる。
その結果、信号保持を確実にし、かつ液晶の抵抗劣化を
防ぎ、高画質の液晶表示装置を実現がきるという効果が
ある。
防ぎ、高画質の液晶表示装置を実現がきるという効果が
ある。
第1図は本発明の一実施例を説明するための図、第2図
は従来のTPTマトリクスアレイの等価回路図、第3図
は第2図のTPTマトリクスアレイの一画素部の等価回
路図、第4図は従来技術による付加容量を有するTPT
マトリクスアレイの等価回路図、第5図は本発明の一実
施例による液晶表示装置の平面図および断面図、第6図
は本発明の一実施例で用いた液晶表示装置の駆動波形を
示す図、第7図および第8図は本発明の他の実施例を説
明するための図である。 ■・・・ゲート線、2・・・データ線、3・・・TFT
。 4・・・対向電極、5・・・液晶容量、6・・・付加容
量、7・・・ゲート・ソース間寄生容量、8・・・ダミ
ー線、51.57・・・ガラス基板、52・・・ゲート
絶縁膜。 口3・・・非晶質シリコン膜、54・・・ソースWL極
。 55・・・表示電極、56・・・表面保護膜、58・・
・配向膜、59・・・液晶。 系 l 田 第 2 田 ¥3回 ″$4日 箋S′回 (a) 第2田 V(xHe)
は従来のTPTマトリクスアレイの等価回路図、第3図
は第2図のTPTマトリクスアレイの一画素部の等価回
路図、第4図は従来技術による付加容量を有するTPT
マトリクスアレイの等価回路図、第5図は本発明の一実
施例による液晶表示装置の平面図および断面図、第6図
は本発明の一実施例で用いた液晶表示装置の駆動波形を
示す図、第7図および第8図は本発明の他の実施例を説
明するための図である。 ■・・・ゲート線、2・・・データ線、3・・・TFT
。 4・・・対向電極、5・・・液晶容量、6・・・付加容
量、7・・・ゲート・ソース間寄生容量、8・・・ダミ
ー線、51.57・・・ガラス基板、52・・・ゲート
絶縁膜。 口3・・・非晶質シリコン膜、54・・・ソースWL極
。 55・・・表示電極、56・・・表面保護膜、58・・
・配向膜、59・・・液晶。 系 l 田 第 2 田 ¥3回 ″$4日 箋S′回 (a) 第2田 V(xHe)
Claims (1)
- 【特許請求の範囲】 1、複数個のデータ線とこれに直交する複数個のゲート
線を備え、その各交点に薄膜トランジスタを形成した基
板と、全面透明導電体を形成した基板を有し、上記両基
板間に液晶を封入した液晶表示装置において、上記薄膜
トランジスタに付随した画素電極の一部が絶縁膜を介し
て次段のゲート線の一部と重畳し、最後段の画素電極は
ダミーゲート線の一部と重畳していることを特徴とする
液晶表示装置。 2、特許請求の範囲第1項において、上記薄膜トランジ
スタを駆動するゲートパルスに同期して、上記次段のゲ
ート線あるいはダミーゲート線に上記ゲートパルスと逆
極性のパルスを印加する手段、上記データ線に交流波形
を印加する手段、および上記交流波形の中心電位もしく
はその近傍に上記対向電極の電位を設定する手段を有す
ることを特徴とする液晶表示装置。 3、特許請求の範囲第2項において、上記画素電極と上
記次段のゲート線あるいはダミーゲートの重畳によって
形成される静電容量caddの値と、上記ゲートパルス
の振幅v_1と、上記逆極性のパルス振幅v_2および
薄膜トランジスタのゲート・ソース間容量cgsの値が
、 cadd=(v_1・v_2)・cgs なる関係を満足することを特徴とする液晶表示装置。 4、複数個のデータ線とこれに直交する複数個のゲート
線を備え、その各交点に薄膜トランジスタを形成した基
板と、全面透明導電体を形成した基板を有し、上記両基
板間に液晶を封入した液晶表示装置の駆動方法において
、上記薄膜トランジスタに付随した画素電極の一部が絶
縁膜を介して次段のゲート線の一部と重畳し、最後段の
画素電極はダミーゲート線の一部と重畳しており、上記
薄膜トランジスタを駆動するゲートパルスに同期して上
記次段のゲート線には上記ゲートパルスと逆極性のパル
スを印加し、かつ上記データ線には交流波形を印加し、
かつ該交流波形の中心電位もしくはその近傍に上記対向
電極の電位を設定することを特徴とする液晶表示装置の
駆動方法。 5、特許請求の範囲第4項において、上記画素電極と上
記隣接するゲート線の重畳によって形成される付加容量
caddの値と、上記ゲートパルスの振幅v_1と、上
記逆極性のパルス振幅v_2および上記薄膜トランジス
タのゲート・ソース間容量cgsの値が cadd=(v_1・v_2)・cgs なる関係を満足することを特徴とする液晶表示装置の駆
動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196088A JP2660528B2 (ja) | 1988-02-03 | 1988-02-03 | 液晶表示装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196088A JP2660528B2 (ja) | 1988-02-03 | 1988-02-03 | 液晶表示装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01197722A true JPH01197722A (ja) | 1989-08-09 |
| JP2660528B2 JP2660528B2 (ja) | 1997-10-08 |
Family
ID=12069638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196088A Expired - Lifetime JP2660528B2 (ja) | 1988-02-03 | 1988-02-03 | 液晶表示装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2660528B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285301A (en) * | 1991-03-15 | 1994-02-08 | Hitachi, Ltd. | Liquid crystal display device having peripheral dummy lines |
| US5286983A (en) * | 1991-10-18 | 1994-02-15 | Mitsubishi Denki Kabushiki Kaisha | Thin-film-transistor array with capacitance conductors |
| WO1997044706A1 (fr) * | 1996-05-22 | 1997-11-27 | Seiko Epson Corporation | Affichage a cristaux liquides |
| US5867139A (en) * | 1996-04-22 | 1999-02-02 | Sharp Kabushiki Kaisha | Liquid crystal display device and method of driving the same |
| JP2001083548A (ja) * | 1999-07-13 | 2001-03-30 | Samsung Electronics Co Ltd | 液晶表示装置 |
| KR100341119B1 (ko) * | 1998-06-25 | 2003-01-15 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시장치 |
| JP2008107851A (ja) * | 1995-12-30 | 2008-05-08 | Samsung Electronics Co Ltd | 行列型表示装置 |
| KR100855486B1 (ko) * | 2002-04-08 | 2008-09-01 | 엘지디스플레이 주식회사 | 라인 온 글래스형 액정표시장치 |
| US7643121B2 (en) * | 2002-04-08 | 2010-01-05 | Lg Display Co., Ltd. | Liquid crystal display of line-on-glass type |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63210823A (ja) * | 1987-02-27 | 1988-09-01 | Toshiba Corp | アクテイブマトリツクス型液晶表示素子 |
-
1988
- 1988-02-03 JP JP2196088A patent/JP2660528B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63210823A (ja) * | 1987-02-27 | 1988-09-01 | Toshiba Corp | アクテイブマトリツクス型液晶表示素子 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285301A (en) * | 1991-03-15 | 1994-02-08 | Hitachi, Ltd. | Liquid crystal display device having peripheral dummy lines |
| US5286983A (en) * | 1991-10-18 | 1994-02-15 | Mitsubishi Denki Kabushiki Kaisha | Thin-film-transistor array with capacitance conductors |
| JP2008107851A (ja) * | 1995-12-30 | 2008-05-08 | Samsung Electronics Co Ltd | 行列型表示装置 |
| US5867139A (en) * | 1996-04-22 | 1999-02-02 | Sharp Kabushiki Kaisha | Liquid crystal display device and method of driving the same |
| USRE40771E1 (en) | 1996-04-22 | 2009-06-23 | Sharp Kabushiki Kaisha | Liquid crystal display device and method of driving the same |
| WO1997044706A1 (fr) * | 1996-05-22 | 1997-11-27 | Seiko Epson Corporation | Affichage a cristaux liquides |
| KR100341119B1 (ko) * | 1998-06-25 | 2003-01-15 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시장치 |
| JP2001083548A (ja) * | 1999-07-13 | 2001-03-30 | Samsung Electronics Co Ltd | 液晶表示装置 |
| US8432514B2 (en) | 1999-07-13 | 2013-04-30 | Samsung Display Co., Ltd. | Liquid crystal display |
| US8477089B2 (en) | 1999-07-13 | 2013-07-02 | Samsung Display Co., Ltd. | Liquid crystal display |
| US8873002B2 (en) | 1999-07-13 | 2014-10-28 | Samsung Display Co., Ltd. | Liquid crystal display |
| US9625756B2 (en) | 1999-07-13 | 2017-04-18 | Samsung Display Co., Ltd. | Liquid crystal display |
| KR100855486B1 (ko) * | 2002-04-08 | 2008-09-01 | 엘지디스플레이 주식회사 | 라인 온 글래스형 액정표시장치 |
| US7643121B2 (en) * | 2002-04-08 | 2010-01-05 | Lg Display Co., Ltd. | Liquid crystal display of line-on-glass type |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2660528B2 (ja) | 1997-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW432061B (en) | Lactams | |
| EP0661581A1 (en) | Active matrix type liquid crystal display apparatus | |
| JPH0334077B2 (ja) | ||
| JPH09269511A (ja) | 液晶装置、その駆動方法及び表示システム | |
| US5333004A (en) | Active matrix flat display | |
| JPH07311390A (ja) | 液晶表示装置 | |
| JPH01197722A (ja) | 液晶表示装置の駆動方法 | |
| JP2552070B2 (ja) | アクティブマトリックス型表示装置およびその駆動方法 | |
| JP2602255B2 (ja) | 液晶表示装置およびその駆動方法 | |
| JP3656179B2 (ja) | アクティブマトリックス型液晶表示素子及びその駆動方法 | |
| JPH04318512A (ja) | 薄膜トランジスタ型液晶表示装置 | |
| JP2604200B2 (ja) | 液晶表示装置およびその駆動方法 | |
| JPS62123427A (ja) | アクティブマトリックス液晶表示素子 | |
| JP2960268B2 (ja) | アクティブマトリックス液晶パネル及びその製造方法と駆動方法並びにアクティブマトリックス液晶ディスプレイ | |
| JP2523587B2 (ja) | アクテイブマトリツクス型液晶表示素子 | |
| JP3637909B2 (ja) | 液晶装置の駆動方法 | |
| JP2860206B2 (ja) | 液晶表示装置の駆動方法 | |
| JPH04318523A (ja) | 薄膜トランジスタ型液晶表示装置 | |
| JP3476865B2 (ja) | 液晶表示装置の駆動方法 | |
| JPH0990423A (ja) | アクティブマトリクス型液晶表示パネルおよび該液晶表示パネルの駆動方法 | |
| JP3297335B2 (ja) | 液晶表示装置 | |
| JPS6087393A (ja) | 画像表示装置 | |
| JPS635324A (ja) | アクテイブマトリツクス液晶表示素子及びその駆動方法 | |
| JPH07114045A (ja) | 液晶表示装置 | |
| JPH0519293A (ja) | 薄膜電界効果型トランジスタ素子アレイ |