JPH0194589A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0194589A JPH0194589A JP62251926A JP25192687A JPH0194589A JP H0194589 A JPH0194589 A JP H0194589A JP 62251926 A JP62251926 A JP 62251926A JP 25192687 A JP25192687 A JP 25192687A JP H0194589 A JPH0194589 A JP H0194589A
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- refreshing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はリフレッシュ機能を有する半導体記憶装置に
関し、特にダイナミックＲＡＭのリフレッシュ制御に関
する。
関し、特にダイナミックＲＡＭのリフレッシュ制御に関
する。
従来のリフレッシュ制御回路として、電子通信学会論文
誌（Ｃ） 、 ｖｏｌ、 Ｊ−６６Ｃ，１，ＤＤ、６２
−６９゜（昭和５８年１月）に開示されたものがある。
誌（Ｃ） 、 ｖｏｌ、 Ｊ−６６Ｃ，１，ＤＤ、６２
−６９゜（昭和５８年１月）に開示されたものがある。
第５図はそのブロック構成図である。
同図において、１はリフレッシュ制御回路、２はタイマ
、３はリフレッシュ制御部、４はリフレッシュアドレス
カウンタ、５はマルチプレクサ、６はＲＡＳ制御部、７
はＣＡＳ制御部である。ＲＥＦはリフレッシュ制御信号
であり、専用人力ビンからの入力信号または他の複数の
入力信号からの組合せにより発生する信号である。また
、Ａ。
、３はリフレッシュ制御部、４はリフレッシュアドレス
カウンタ、５はマルチプレクサ、６はＲＡＳ制御部、７
はＣＡＳ制御部である。ＲＥＦはリフレッシュ制御信号
であり、専用人力ビンからの入力信号または他の複数の
入力信号からの組合せにより発生する信号である。また
、Ａ。
〜Ａ６はアドレス入力信号、ＲＡＳは行アドレス・スト
ローブ信号、ＣＡＳは列アドレス・ストローブ信号であ
る。
ローブ信号、ＣＡＳは列アドレス・ストローブ信号であ
る。
リフレッシュアドレスカウンタ４は、第６図の詳細な回
路図で示したように多段のトグルフリップフロップＦＦ
より構成され、内部リフレッシュ時のみリフレッシュア
ドレスとして利用される。
路図で示したように多段のトグルフリップフロップＦＦ
より構成され、内部リフレッシュ時のみリフレッシュア
ドレスとして利用される。
また、マルチプレクサ５は第６図で示すように、外部信
号であるアドレス入力信号Ａ −Ａ６をトランジスタ
Ｔ、１を介して、内部信号であるリフレッシュアドレス
カウンタ４の出力信号Ｑ。−０６をトランジスタ”ｒ２
を介してアドレスバッファ８の入力部に接続しており、
トランジスタＴｒ１の制御電極にマルチブレクス反転信
号ＭＵＸを、トランジスタ”ｒ２の制御電極にマルチプ
レクス信号ＭＵｘを送ることで、いずれかの信号（Ａｏ
−八〇あるいはＱ−Ｑ６）を有効としている。また、ア
ドレス入力信号Ａ。−Ａ６．マルチプレクサ５間にはア
ドレスラッチ信号φＡＬが制御電極に印加されるトラン
ジスタＴｒ３が設けられている。
号であるアドレス入力信号Ａ −Ａ６をトランジスタ
Ｔ、１を介して、内部信号であるリフレッシュアドレス
カウンタ４の出力信号Ｑ。−０６をトランジスタ”ｒ２
を介してアドレスバッファ８の入力部に接続しており、
トランジスタＴｒ１の制御電極にマルチブレクス反転信
号ＭＵＸを、トランジスタ”ｒ２の制御電極にマルチプ
レクス信号ＭＵｘを送ることで、いずれかの信号（Ａｏ
−八〇あるいはＱ−Ｑ６）を有効としている。また、ア
ドレス入力信号Ａ。−Ａ６．マルチプレクサ５間にはア
ドレスラッチ信号φＡＬが制御電極に印加されるトラン
ジスタＴｒ３が設けられている。
第７図は第５図、第６図で示したリフレッシュ制御回路
を有するダイナミックＲＡＭのリフレッシュ動作を示し
た波形図である。以下、同図を参照しつつ動作の説明を
する。
を有するダイナミックＲＡＭのリフレッシュ動作を示し
た波形図である。以下、同図を参照しつつ動作の説明を
する。
信号ＲＡＳが“Ｌ ＩＩから“Ｈ”になってから、信＠
ＲＡ Ｓのプリチャージ時間に等しい時間が経過した
後、リフレッシュ制御信号ＲＥＦを“Ｈ”から′Ｌ″に
することが許される。この間の時間は図示しないセンス
アンプ系のプリチャージに必要な時間である。オートリ
フレッシュは時刻ｔ。
ＲＡ Ｓのプリチャージ時間に等しい時間が経過した
後、リフレッシュ制御信号ＲＥＦを“Ｈ”から′Ｌ″に
することが許される。この間の時間は図示しないセンス
アンプ系のプリチャージに必要な時間である。オートリ
フレッシュは時刻ｔ。
において信号ＲＥＦを“Ｈ１１から′Ｌ″にすることに
より開始され、そのシーケンスは次のようになる。
より開始され、そのシーケンスは次のようになる。
時刻ｔ ；マルチプレクス信号ＭＵＸがＨＩ１になり、
マルチプレクス反転信号ＭＵＸがＬ ＩＴになってマル
チプレクサ５によりリフレッシュアドレスカウンタ４か
らの出力Ｑ。−０６がアドレスバッフ１８に入力される
。リフレッシュ制御部３からのＲＡＳ制御部６に、立上
りを信号ＭＵＸより数ｎｓ遅らせた信号Ｍ（ＪＸ’がナ
ントゲートを介して入力されると、内部のＲＡＳ信号（
Ｉｎｔ、ＲＡＳ）が“Ｌ ＩＩから“Ｈ″になる。
マルチプレクス反転信号ＭＵＸがＬ ＩＴになってマル
チプレクサ５によりリフレッシュアドレスカウンタ４か
らの出力Ｑ。−０６がアドレスバッフ１８に入力される
。リフレッシュ制御部３からのＲＡＳ制御部６に、立上
りを信号ＭＵＸより数ｎｓ遅らせた信号Ｍ（ＪＸ’がナ
ントゲートを介して入力されると、内部のＲＡＳ信号（
Ｉｎｔ、ＲＡＳ）が“Ｌ ＩＩから“Ｈ″になる。
時刻ｔ２ ：信号Ｉｎｔ、ＲＡＳをトリガにしてアドレ
スバッファ８が活性化され、リフレッシュアドレスカウ
ンタ４によって決まるアドレスの組合せが図示しないロ
ウデコーダに入力される。そして、次にワード線クロッ
クφＸが“Ｌ″から“ＨＩＩに立ち上る。回路設計上、
この時点からリフレッシュアドレスカウンタ４のカウン
トアツプを開始するようにすれば、アドレスバッファ８
へのデータのとり込みは時刻ｔ１の時点で完了している
ので、このカウントアツプは何の影響もアドレスバッフ
ァ８に与えないようにできる。
スバッファ８が活性化され、リフレッシュアドレスカウ
ンタ４によって決まるアドレスの組合せが図示しないロ
ウデコーダに入力される。そして、次にワード線クロッ
クφＸが“Ｌ″から“ＨＩＩに立ち上る。回路設計上、
この時点からリフレッシュアドレスカウンタ４のカウン
トアツプを開始するようにすれば、アドレスバッファ８
へのデータのとり込みは時刻ｔ１の時点で完了している
ので、このカウントアツプは何の影響もアドレスバッフ
ァ８に与えないようにできる。
時刻ｔ３；センスアンプが活性化され、メモリセルの情
報がセンスアンプで判定されるとともに、メモリセルへ
の再書き込み、すなわちリフレッシュが行われる。
報がセンスアンプで判定されるとともに、メモリセルへ
の再書き込み、すなわちリフレッシュが行われる。
時刻ｔ ：ＲＡＳ制御部６がリフレッシュ終了信号Ｒ
ＥＦ ＥＮＤをリフレッシュ制御部３に発生し、これ
をトリかにして信号ＭＵＸ’がＬ ＩＴから“Ｈ”に戻
る。従って、信号１ｎｔ、ＲＡＳがＨ″からＬ″になり
、再びセンスアンプ系のプリチャージが開始され、次の
メモリ動作あるいはリフレッシュ動作に備える。
ＥＦ ＥＮＤをリフレッシュ制御部３に発生し、これ
をトリかにして信号ＭＵＸ’がＬ ＩＴから“Ｈ”に戻
る。従って、信号１ｎｔ、ＲＡＳがＨ″からＬ″になり
、再びセンスアンプ系のプリチャージが開始され、次の
メモリ動作あるいはリフレッシュ動作に備える。
また、タイマ２により内部リフレッシュを自動的に開始
させるリフレッシュサイクルの場合は、信号ＲＥＦの代
りにタイマ２からのリフレッシュ要求信号ＲＥＦ Ｒ
ＥＱにより内部リフレッシュ・サイクルが実行される。
させるリフレッシュサイクルの場合は、信号ＲＥＦの代
りにタイマ２からのリフレッシュ要求信号ＲＥＦ Ｒ
ＥＱにより内部リフレッシュ・サイクルが実行される。
（発明が解決しようとする問題点）
従来のダイナミックＲＡＭのリフレッシュ制御回路は以
上のように構成されているので、リフレッシュサイクル
においてワード線クロックφ８が立上った時点以降の動
作は、通常の読出し／書込みサイクルと同様であり、ビ
ット線電位間の微小電位差を感知し、増幅するセンスア
ンプの感度も同一である。
上のように構成されているので、リフレッシュサイクル
においてワード線クロックφ８が立上った時点以降の動
作は、通常の読出し／書込みサイクルと同様であり、ビ
ット線電位間の微小電位差を感知し、増幅するセンスア
ンプの感度も同一である。
しかしながら、ダイナミックＲＡＭの大容量化に伴いリ
フレッシュ周期が長くなり、種々のリーク電流により失
われたメモリセルの記憶電荷をビット線に読み出しリフ
レッシュ動作を行う場合、通常の読出し／書込みサイク
ルと同一のセンスアンプの感度では、誤って感知・増幅
されてしまう可能性が増大するという問題点があった≧
この発明は上記のような問題点を解決するためになされ
たもので、読出し／書込み動作を損ねることなく、リフ
レッシュ周期が長くなっても確実にリフレッシュ動作を
行うことができる半導体記憶装置を得ることを目的とす
る。
フレッシュ周期が長くなり、種々のリーク電流により失
われたメモリセルの記憶電荷をビット線に読み出しリフ
レッシュ動作を行う場合、通常の読出し／書込みサイク
ルと同一のセンスアンプの感度では、誤って感知・増幅
されてしまう可能性が増大するという問題点があった≧
この発明は上記のような問題点を解決するためになされ
たもので、読出し／書込み動作を損ねることなく、リフ
レッシュ周期が長くなっても確実にリフレッシュ動作を
行うことができる半導体記憶装置を得ることを目的とす
る。
この発明にかかる半導体記憶装置は、リフレッシュ動作
時にはセンスアンプ活性化信号を緩やかに放電するｍ間
を通常動作時より長く設定している。
時にはセンスアンプ活性化信号を緩やかに放電するｍ間
を通常動作時より長く設定している。
この発明においては、リフレッシュ動作時にはセンスア
ンプ活性化信号を緩やか、に放電する期間を通常動作時
より長く設定しているため、ビット線間に生じる微小な
電位差が通常動作時もより増幅される。
ンプ活性化信号を緩やか、に放電する期間を通常動作時
より長く設定しているため、ビット線間に生じる微小な
電位差が通常動作時もより増幅される。
第１図はこの発明の一実施例であるダイナミックＲＡＭ
におけるセンスアンプ系を示した回路構成図である。同
図においてＭＣはメモリセルであり、直列に接続される
１個のトランジスタＱ１とメモリキャパシタＣ１により
構成され、メモリキャパシタＣ１の一方電極に一定電圧
Ｖ、−印加されている。また、トランジスタＱ１の一方
電極はビット線８ｍ（ＢＬ）に接続され、制御電極には
ワード線ＷＬが接続されている。
におけるセンスアンプ系を示した回路構成図である。同
図においてＭＣはメモリセルであり、直列に接続される
１個のトランジスタＱ１とメモリキャパシタＣ１により
構成され、メモリキャパシタＣ１の一方電極に一定電圧
Ｖ、−印加されている。また、トランジスタＱ１の一方
電極はビット線８ｍ（ＢＬ）に接続され、制御電極には
ワード線ＷＬが接続されている。
１１はセンスアンプでありトランジスタＱ２゜Ｑ３によ
りバランス型フリップフロップを構成しており、ビット
線８Ｌ、８１間に１つ設けられ、ビット線ＢＬ、ＢＬ間
の電位差を検知し増幅する。
りバランス型フリップフロップを構成しており、ビット
線８Ｌ、８１間に１つ設けられ、ビット線ＢＬ、ＢＬ間
の電位差を検知し増幅する。
具体的にはビット線ＢＬにトランジスタＱ２の一方電極
及びトランジスタＱ３の制御電極を接続し、ビット線Ｂ
ＬにトランジスタＱ３の一方電極及びトランジスタＱ２
の制御電極を接続し、トランジスタＱ２．Ｑ３の他方電
極を接続点Ｎに共通接続している。また、各センスアン
プ１１は接続点Ｎを介して接続線りに接続されている。
及びトランジスタＱ３の制御電極を接続し、ビット線Ｂ
ＬにトランジスタＱ３の一方電極及びトランジスタＱ２
の制御電極を接続し、トランジスタＱ２．Ｑ３の他方電
極を接続点Ｎに共通接続している。また、各センスアン
プ１１は接続点Ｎを介して接続線りに接続されている。
１２は放電回路であり、接続線りに接続されており、ワ
ード線クロックφ ゛、リフレッシュ制御信号ＲＥＦ、
ＲＥＦを入力信号としている。
ード線クロックφ ゛、リフレッシュ制御信号ＲＥＦ、
ＲＥＦを入力信号としている。
放電回路１２内に接続線りを一方電極、接地レベルを他
方電極に接続したトランジスタＱ４．Ｑ５を設けており
、トランジスタＱ４のチャネル幅は小さ（トランジスタ
Ｑ５のチャネル幅は大きく設定している。また、ワード
線クロックφ は遅迂回路１３を介してトランジスタＱ
４の制御電極に信号＄１として印加され、遅延回路１３
．スイッチＳＷＩ、ｉｌ延回路１４を介してトランジス
タＱ５の制御電極（経路Ｒ１）に、遅延回路１３゜スイ
ッチＳＷ２．遅延回路１５．１６を介してトランジスタ
Ｑ５の制御電極（経路Ｒ２）に信号Ｓ２として印加され
る スイッチＳＷ１はリフレッシュ制御信号ＲＥＦが−ＩＩ
Ｌ １１レベルで閉じ、スイッチＳＷ２はリフレッシ
ュ制御信号ＲＥＦが“Ｌ”レベル（ＲＥＦがＨＩ！レベ
ル）で閉じる。従って、スイッチＳＷ１、ＳＷ２が同時
に閉じることはない。また、遅延回路１３は時間ｔ３分
、遅延回路１４．１５は時間ｔｂ分、遅延回路１６は時
間ｔ。分、信号伝播を遅延させる回路である。
方電極に接続したトランジスタＱ４．Ｑ５を設けており
、トランジスタＱ４のチャネル幅は小さ（トランジスタ
Ｑ５のチャネル幅は大きく設定している。また、ワード
線クロックφ は遅迂回路１３を介してトランジスタＱ
４の制御電極に信号＄１として印加され、遅延回路１３
．スイッチＳＷＩ、ｉｌ延回路１４を介してトランジス
タＱ５の制御電極（経路Ｒ１）に、遅延回路１３゜スイ
ッチＳＷ２．遅延回路１５．１６を介してトランジスタ
Ｑ５の制御電極（経路Ｒ２）に信号Ｓ２として印加され
る スイッチＳＷ１はリフレッシュ制御信号ＲＥＦが−ＩＩ
Ｌ １１レベルで閉じ、スイッチＳＷ２はリフレッシ
ュ制御信号ＲＥＦが“Ｌ”レベル（ＲＥＦがＨＩ！レベ
ル）で閉じる。従って、スイッチＳＷ１、ＳＷ２が同時
に閉じることはない。また、遅延回路１３は時間ｔ３分
、遅延回路１４．１５は時間ｔｂ分、遅延回路１６は時
間ｔ。分、信号伝播を遅延させる回路である。
第２図は第１図のリフレッシュ制御回路を用いた場合の
通常の読出し／書込み動作（同図（ａ））。
通常の読出し／書込み動作（同図（ａ））。
リフレッシュ動作（同図（ｂ））を示す波形図である。
以下、同図を参照しつつ動作の説明をする。
まず、通常の読出し／書込み動作についで説明する。こ
の時、信号ＲＥＦが“′Ｌ゛ルベル、信号ＲＥＦが“Ｈ
′″レベルのため、スイッチＳＷ１が閉じ、スイッチＳ
Ｗ２が開いている。従って、信号＄２の伝播経路は経路
Ｒ１となる。通常の読出し／書込み動作は同図（ａ）に
示すように、時刻ｔｏにワード線クロックφ８が゛′Ｈ
″レベルに立上り、選択されたワード線ＷＬの電位が上
昇する。
の時、信号ＲＥＦが“′Ｌ゛ルベル、信号ＲＥＦが“Ｈ
′″レベルのため、スイッチＳＷ１が閉じ、スイッチＳ
Ｗ２が開いている。従って、信号＄２の伝播経路は経路
Ｒ１となる。通常の読出し／書込み動作は同図（ａ）に
示すように、時刻ｔｏにワード線クロックφ８が゛′Ｈ
″レベルに立上り、選択されたワード線ＷＬの電位が上
昇する。
すると、電位上昇したワード線ＷＬに制御電極が接続さ
れたメモリセルＭＣにおけるトランジスタＱ１が導通し
、メモリキャパシタＣ１に蓄積された電荷をビット線Ｂ
ＬにまたはＢＬに取り出す。
れたメモリセルＭＣにおけるトランジスタＱ１が導通し
、メモリキャパシタＣ１に蓄積された電荷をビット線Ｂ
ＬにまたはＢＬに取り出す。
ワード線りロックφ８立上り後、ワード線ＷＬ。
ビット線ＢＬ、８Ｌの時定数を考慮し、ビット線Ｂ’Ｌ
、ＢＬの電位変化が十分にトランジスタＱ２゜Ｑ３の制
御電極に達する時間を設けるため、遅延回路１３を介す
ることで時間ｔ、遅延した時刻ｔ１にＨＩＴレベルの信
＠Ｓ１が放電回路１２内のトランジスタＱ４のゲートに
印加される。すると、チャネル幅の小さなトランジスタ
Ｑ４が導通し、ｉｉ Ｈｔｏレベルのセンスアンプ活性
化信号φ。
、ＢＬの電位変化が十分にトランジスタＱ２゜Ｑ３の制
御電極に達する時間を設けるため、遅延回路１３を介す
ることで時間ｔ、遅延した時刻ｔ１にＨＩＴレベルの信
＠Ｓ１が放電回路１２内のトランジスタＱ４のゲートに
印加される。すると、チャネル幅の小さなトランジスタ
Ｑ４が導通し、ｉｉ Ｈｔｏレベルのセンスアンプ活性
化信号φ。
が緩やかに放電する。この緩やかに放電する期間の長さ
によりセンスアンプの感度が決まる。それはこの期間が
長ければビット線８１〜．ａｌｌに生じる微小な電位差
がより増幅されるからである。
によりセンスアンプの感度が決まる。それはこの期間が
長ければビット線８１〜．ａｌｌに生じる微小な電位差
がより増幅されるからである。
時刻ｔ１より経路Ｒ１上の遅延回路１４を介し時間ｔ、
遅延した時刻ｔ２に、Ｈ”レベルの信号Ｓ２がチャネル
幅の大きいトランジスタＱ５のゲートに印加され、この
トランジスタＱ５が導通し、センスアンプ活性化信号φ
、を急速に放電する。従って、センスアンプ活性化信号
φ、を緩やかに放電する期間は、時刻ｔ ””’ ｔ
２間、つまり経路Ｒ１上の遅延回路１４により生じた
遅延時間ｔ、となり、この時間ｔｂは通常の読出し／書
込み時であれば、誤動作しない程度にビット線ＢＬ。
遅延した時刻ｔ２に、Ｈ”レベルの信号Ｓ２がチャネル
幅の大きいトランジスタＱ５のゲートに印加され、この
トランジスタＱ５が導通し、センスアンプ活性化信号φ
、を急速に放電する。従って、センスアンプ活性化信号
φ、を緩やかに放電する期間は、時刻ｔ ””’ ｔ
２間、つまり経路Ｒ１上の遅延回路１４により生じた
遅延時間ｔ、となり、この時間ｔｂは通常の読出し／書
込み時であれば、誤動作しない程度にビット線ＢＬ。
８１の間の電位差を増幅するように設定している。
次に、リフレッシュ動作について説明する。この時、信
号ＲＥＦが゛Ｌ″レベル、信＠ＲＥＦが“Ｈ１１レベル
のため、スイッチＳＷ２が閉じ、スイッチＳＷ１が開い
ている。従って、信号Ｓ２の伝播経路は経路Ｒ２となる
。リフレッシｌ動作は同図（ｂ）に示すように、時刻ｔ
。にワード線クロックφ８が゛Ｈ″レベルに立上り、選
択されたワード線ＷＬの電位が上昇する。すると、電位
上昇したワードＩａＷＬに制ｍ電極が接続されたメモリ
セルＭＣにおけるトランジスタＱ１が導通し、メモリキ
ャパシタＣ１に蓄積された電荷をビット線８ＬまたはＢ
Ｌに取り出す。時刻ｔ。後、遅延回路１３を介すること
で時ａｔ 遅延した時刻ｔ。
号ＲＥＦが゛Ｌ″レベル、信＠ＲＥＦが“Ｈ１１レベル
のため、スイッチＳＷ２が閉じ、スイッチＳＷ１が開い
ている。従って、信号Ｓ２の伝播経路は経路Ｒ２となる
。リフレッシｌ動作は同図（ｂ）に示すように、時刻ｔ
。にワード線クロックφ８が゛Ｈ″レベルに立上り、選
択されたワード線ＷＬの電位が上昇する。すると、電位
上昇したワードＩａＷＬに制ｍ電極が接続されたメモリ
セルＭＣにおけるトランジスタＱ１が導通し、メモリキ
ャパシタＣ１に蓄積された電荷をビット線８ＬまたはＢ
Ｌに取り出す。時刻ｔ。後、遅延回路１３を介すること
で時ａｔ 遅延した時刻ｔ。
に“Ｈ″レベル信号Ｓ１がチャネル幅の小さなトランジ
スタＱ４のゲートに印加される。すると、トランジスタ
Ｑ４が導通し、“Ｈ”レベルのセンスアンプ活性化信号
φ８が緩やかに放電する。ここまでの動作は通常の読出
し／書込みと同じである。
スタＱ４のゲートに印加される。すると、トランジスタ
Ｑ４が導通し、“Ｈ”レベルのセンスアンプ活性化信号
φ８が緩やかに放電する。ここまでの動作は通常の読出
し／書込みと同じである。
時刻ｔ１より経路Ｒ２上の遅延回路１５．．１６を介し
時間（ｔｂ＋ｔＣ）遅延した時刻ｔ３に“Ｈ″レベル信
号Ｓ２がチャネル幅の大きいトランジスタＱ５のゲート
に印加され、トランジスタＱ５が導通し、センスアンプ
活性化信号φ を急速に放電する。従って、センスアン
プ活性化信号φ を緩やかに放電する期間は時刻ｔ１〜
ｔ３間、つまり経路Ｒ２上の遅延回路１５．１６により
生じた遅延時間（１ｂ＋１６）となり、ビット線ＢＬ、
ＢＬ間の電位差がかなり微小なものであっても、その差
を誤動作しない程度で増幅することができセンスアンプ
の感度を著しく高いものに設定している。
時間（ｔｂ＋ｔＣ）遅延した時刻ｔ３に“Ｈ″レベル信
号Ｓ２がチャネル幅の大きいトランジスタＱ５のゲート
に印加され、トランジスタＱ５が導通し、センスアンプ
活性化信号φ を急速に放電する。従って、センスアン
プ活性化信号φ を緩やかに放電する期間は時刻ｔ１〜
ｔ３間、つまり経路Ｒ２上の遅延回路１５．１６により
生じた遅延時間（１ｂ＋１６）となり、ビット線ＢＬ、
ＢＬ間の電位差がかなり微小なものであっても、その差
を誤動作しない程度で増幅することができセンスアンプ
の感度を著しく高いものに設定している。
このように、リフレッシュ時にセンスアンプ活性化信号
φ、を緩やかに放電する期間を通常の読出し／書込み時
の期間ｔｂより時間ｔ。分長く設定することで、大容量
化に伴うリフレッシュ周期の長期化による種々のリーク
電流によりメモリセルキャパシタＣ１の電荷がある程度
失われても、十分に感知、増幅することができる。また
、通常の書込み／読出し時には、従来通りの速度でセン
スアンプ活性化信号φ８の立下げ動作を行うため、通常
の読出し／書込み動作を何ら損ねない。
φ、を緩やかに放電する期間を通常の読出し／書込み時
の期間ｔｂより時間ｔ。分長く設定することで、大容量
化に伴うリフレッシュ周期の長期化による種々のリーク
電流によりメモリセルキャパシタＣ１の電荷がある程度
失われても、十分に感知、増幅することができる。また
、通常の書込み／読出し時には、従来通りの速度でセン
スアンプ活性化信号φ８の立下げ動作を行うため、通常
の読出し／書込み動作を何ら損ねない。
第３図は、この発明の他の実施例であるダイナミンクＲ
ＡＭにおけるセンスアンプ系を示した回路構成図である
。以下第１図の実施例と異なる点のみ述べる。このセン
スアンプ系は通常読出し／書込み時とリフレッシュ時で
センスアンプ活性化信号φ、を緩やかに放電するための
トランジスタを２種類Ｑ４ａ（通常動作時）、Ｑ４ｂ（
リフレッシュ時）設け、遅延時間ｔ８の遅延回路１３ａ
を経路Ｒ１上のスイッチｓｗｉ、ｕ延回路１４間に設け
、同じく遅延時間ｔａの遅延回路１３ｂを経路Ｒ２上の
スイッチＳＷ２．遅延回路１５間に設けている。トラン
ジスタＱ４ａのチャネル幅は第１図のトランジスタＱ４
程度のものに設定し、トランジスタＱ４ｂはトランジス
タＱ４ａよりさらにチャネル幅を小さく設定しており、
トランジスタＱ４ａの制御電極には遅延回路１３ａから
信号Ｓ１が印加され、トランジスタＱ４ｂの制御電極に
は遅延回路１３ｂから信号８１′が印加されている。
ＡＭにおけるセンスアンプ系を示した回路構成図である
。以下第１図の実施例と異なる点のみ述べる。このセン
スアンプ系は通常読出し／書込み時とリフレッシュ時で
センスアンプ活性化信号φ、を緩やかに放電するための
トランジスタを２種類Ｑ４ａ（通常動作時）、Ｑ４ｂ（
リフレッシュ時）設け、遅延時間ｔ８の遅延回路１３ａ
を経路Ｒ１上のスイッチｓｗｉ、ｕ延回路１４間に設け
、同じく遅延時間ｔａの遅延回路１３ｂを経路Ｒ２上の
スイッチＳＷ２．遅延回路１５間に設けている。トラン
ジスタＱ４ａのチャネル幅は第１図のトランジスタＱ４
程度のものに設定し、トランジスタＱ４ｂはトランジス
タＱ４ａよりさらにチャネル幅を小さく設定しており、
トランジスタＱ４ａの制御電極には遅延回路１３ａから
信号Ｓ１が印加され、トランジスタＱ４ｂの制御電極に
は遅延回路１３ｂから信号８１′が印加されている。
このように構成することで、第４図の波形図に示すよう
に通常動作時（同図（ａ））とりフレッシュ時（同図（
ｂ））において、センスアンプ活性化信号φ を緩やか
に放電する期間（通常動作時：ｔ、。
に通常動作時（同図（ａ））とりフレッシュ時（同図（
ｂ））において、センスアンプ活性化信号φ を緩やか
に放電する期間（通常動作時：ｔ、。
リフレッシュ時：ｔｂ＋ｔＣ〉に加え、この期間中通常
動作時にトランジスタＱ４ａのみを導通させ、リフレッ
シュ時にトランジスタＱ４ｂのみを導通させることで、
緩やかに放電する傾き（通常動作時二に、リフレッシュ
時：に’、ＩＫＩ＞ＩＫ′ １）も変えている。このよ
うにして、センスアンプ感度を向上させることもでき、
より一層センスアンプ活性化信号φ、の放電を最適化し
やすくしている。
動作時にトランジスタＱ４ａのみを導通させ、リフレッ
シュ時にトランジスタＱ４ｂのみを導通させることで、
緩やかに放電する傾き（通常動作時二に、リフレッシュ
時：に’、ＩＫＩ＞ＩＫ′ １）も変えている。このよ
うにして、センスアンプ感度を向上させることもでき、
より一層センスアンプ活性化信号φ、の放電を最適化し
やすくしている。
なお、これらの実施例では、オープンビット線方式のＮ
ＭＯＳセンスアンプを用いて説明したが、折返し型ビッ
ト線方式、０ＭＯ３のセンスアンプを用いたもの等地の
センスアンプを用いたダイナミックＲＡＭに対してもこ
の発明を適用することができる。また、遅延回路の接続
、遅延時間設定もこれらの実施例に限定されるものでは
ない。
ＭＯＳセンスアンプを用いて説明したが、折返し型ビッ
ト線方式、０ＭＯ３のセンスアンプを用いたもの等地の
センスアンプを用いたダイナミックＲＡＭに対してもこ
の発明を適用することができる。また、遅延回路の接続
、遅延時間設定もこれらの実施例に限定されるものでは
ない。
以上説明したようにこの発明によれば、リフレッシュ動
作時にはセンスアンプ活性化信号を一緩やかに放電する
期間を通常動作時より長く限定することにより、リフレ
ッシュ時のみセンスアンプ感度を高精度なものに設定し
たため、通常の読出し／よ込み動作を損ねることなく、
長期化するリフレッシュ周期においても確実にリフレッ
シュ動作を行うことができる。
作時にはセンスアンプ活性化信号を一緩やかに放電する
期間を通常動作時より長く限定することにより、リフレ
ッシュ時のみセンスアンプ感度を高精度なものに設定し
たため、通常の読出し／よ込み動作を損ねることなく、
長期化するリフレッシュ周期においても確実にリフレッ
シュ動作を行うことができる。
第１図はこの発明の一実施例であるダイナミックＲＡＭ
のセンスアンプ系を示す回路構成図、第２図は第１図で
示したダイナミックＲＡＭの動作を示す波形図、第３図
はこの発明の他の実施例であるダイナミックＲＡＭのセ
ンスアンプ系を示す回路構成図、第４図は第３図で示し
たダイナミックＲＡＭの動作を示す波形図、第５図は従
来のダイナミックＲＡＭのリフレッシュ制御回路を示す
ブロック構成図、第６図は第５図の詳細部を示す回路図
、第７図は従来のダイナミックＲＡＭの動作を示す波形
図である。 図において、１１はセンスアンプ、１２は放電回路、１
３〜１６は遅延回路、Ｑ４．Ｑ４ａ、Ｑ４ｂ、Ｑ５はト
ランジスタ、ＳＷｌ、８Ｗ２はスイッチ、φ８はワード
線クロック、ＲＥＦ、ＲＥ活性化信号である。 なお、各図中同一符号は同一または相当部分を示す。
のセンスアンプ系を示す回路構成図、第２図は第１図で
示したダイナミックＲＡＭの動作を示す波形図、第３図
はこの発明の他の実施例であるダイナミックＲＡＭのセ
ンスアンプ系を示す回路構成図、第４図は第３図で示し
たダイナミックＲＡＭの動作を示す波形図、第５図は従
来のダイナミックＲＡＭのリフレッシュ制御回路を示す
ブロック構成図、第６図は第５図の詳細部を示す回路図
、第７図は従来のダイナミックＲＡＭの動作を示す波形
図である。 図において、１１はセンスアンプ、１２は放電回路、１
３〜１６は遅延回路、Ｑ４．Ｑ４ａ、Ｑ４ｂ、Ｑ５はト
ランジスタ、ＳＷｌ、８Ｗ２はスイッチ、φ８はワード
線クロック、ＲＥＦ、ＲＥ活性化信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）リフレッシュ機能を有する半導体記憶装置におい
て、リフレッシュ動作時にはセンスアンプ活性化信号を
緩やかに放電する期間を通常動作時より長く設定したこ
とを特徴とする半導体記憶装置。 - （２）リフレッシュ時における前記センスアンプ活性化
信号を緩やかに放電する期間中に、前記センスアンプ活
性化信号の電位降下速度を通常動作時より緩やかにした
特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251926A JPH0799628B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251926A JPH0799628B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194589A true JPH0194589A (ja) | 1989-04-13 |
| JPH0799628B2 JPH0799628B2 (ja) | 1995-10-25 |
Family
ID=17230026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251926A Expired - Fee Related JPH0799628B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799628B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JP2002216477A (ja) * | 2001-01-15 | 2002-08-02 | Sony Corp | メモリ装置 |
| EP1385172A2 (en) * | 2002-07-25 | 2004-01-28 | Fujitsu Limited | Semiconductor memory |
| KR100431289B1 (ko) * | 2001-06-27 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트라인 센스앰프 제어회로 |
| KR100719363B1 (ko) * | 2005-05-20 | 2007-05-17 | 삼성전자주식회사 | 메모리장치 및 인디케이터 회로 |
-
1987
- 1987-10-05 JP JP62251926A patent/JPH0799628B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JP2002216477A (ja) * | 2001-01-15 | 2002-08-02 | Sony Corp | メモリ装置 |
| KR100431289B1 (ko) * | 2001-06-27 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트라인 센스앰프 제어회로 |
| EP1385172A2 (en) * | 2002-07-25 | 2004-01-28 | Fujitsu Limited | Semiconductor memory |
| KR100719363B1 (ko) * | 2005-05-20 | 2007-05-17 | 삼성전자주식회사 | 메모리장치 및 인디케이터 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799628B2 (ja) | 1995-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| LAPS | Cancellation because of no payment of annual fees |