JPH0551993B2

JPH0551993B2 -

Info

Publication number: JPH0551993B2
Application number: JP58005910A
Authority: JP
Inventors: Tetsuo Matsumoto; Kazumichi Mitsusada
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-01-19
Filing date: 1983-01-19
Publication date: 1993-08-04
Also published as: JPS59132493A

Description

【発明の詳細な説明】この発明は、半導体記憶装置におけるメモリセ
ルアレイの初期値設定回路に関する。ダイナミツクRAMのような随時読出し書込み
式の半導体メモリは、電源投入時における各メモ
リセルの状態（“０”または“１”）が一義的に定
められない。そのため、従来、このように初期状
態が不定なメモリを備えたマイクロコンピユータ
システムでは、例えば、メモリに画像データを書
き込んで使用するような場合、メモリ内の所定の
エリアにのみデータを書き込んで他の部分はメモ
リの初期状態をそのまま利用して、白地あるいは
黒地のバツクグランドを実現するようなことはで
きなかつた。つまり、従来、ダイナミツクRAMでは、各メ
モリセルの初期状態が“０”になるか“１”にな
るか不定であつたため、システムを動作させる前
に予めメモリセルアレイ内のメモリセルに１ビツ
トずつデータ（初期値）を書き込んでやらなけれ
ばならなかつた。そのため、特に大容量のメモリや複数個のメモ
リを有するようなシステムでは、全メモリセルの
初期設定に要する時間が非常に長くなつてしまう
という不都合があつた。そこでこの発明は、複数個のメモリセルがマト
リツクス状に配設されてなるメモリセルアレイを
有する半導体記憶装置において、初期設定時に、
メモリセルアレイ内の同一行に属するすべてのメ
モリセルに同時に“０”または“１”を書き込む
ことによつて、複数ビツト同時に初期設定を行な
うことができ、これにより、メモリセルアレイ全
体の初期設定に要する時間を大幅に短縮できるよ
うにすることを目的とする。以下図面を用いてこの発明を説明する。先ず初めに、本発明が適用されるダイナミツク
RAMのメモリセルアレイおよびセンス系の基本
回路構成を第１図を用いて説明しておく。第１図に示した回路では、Ｎチヤンネル
MISFET（Metal Insulator Semiconductor
Field Effect Transistor）を代表とするＮチヤ
ンネルIGFET（Insulated−Gate Field Effect
Transistor）を例にして説明する。１ビツトのメモリセルＭ−CELは、情報蓄積
用のキヤパシタC_Sとアドレス選択用の
MISFETQ_Mとからなり、“１”、“０”の情報はキ
ヤパシタC_Sに電荷があるかないかの形で記憶され
る。情報の読み出しは、MISFETQ_MをONにして
C_Sを共通のカラムデータ線DLにつなぎ、データ
線DLの電位がC_Sに蓄積された電荷量に応じてど
のような変化が起きるかをセンスすることによつ
て行なわれる。データ線DLの浮遊容量C_Oに前も
つて充電されていた電位を電源電圧V_CCとする
と、C_Sに蓄積されていた情報が“１”（V_CCの電
位）であつた場合、アドレス時においてデータ線
DLの電位はV_CCの電位のままであり、それが
“０”（0V）であつた場合、データ線DLの電位は
｛C_O・V_CC−C_S（V_W−V_th）｝／C_Oとなる。但し、
V_WはMISFETQ_Mのゲート電圧、V_thは
MISFETQ_Mのしきい値電圧である。ここで論理
“１”と論理“０”との間の差すなわち検出され
る信号量ΔV_Sは ΔV_S＝（V_DL）“₁”−（V_DL）“₀” ＝（V_W−V_th）・C_S／C_O となる。V_W＝V_CCとすると、信号量ΔV_Sは ΔV_S＝（V_CC−V_th）・C_S／C_O となる。メモリセルを小さくし、かつ共通のデータ線に
多くのメモリセルをつないで高集積大容量のメモ
リマトリクスにしてあるため、C_S≪C_O、すなわ
ち、C_S／C_Oは非常に小さな値になる。従つてΔV_S
は非常に微少な信号となつている。このような微少な信号を検出するための基準と
してダミーセルＤ−CELが用いられる。Ｄ−
CELはキヤパシタC_dsの容量値がC_Sのほぼ半分で
あることを除き、Ｍ−CELと同じ製造条件、同
じ設計定数で作られている。キヤパシタC_dsはア
ドレスに先立つてMISFETQ_D2によつて接地電位
に充電（他方の電極はV_CCに固定）されている。
従つて、アドレス時に共通のカラムデータ線DL
に与える信号変化量ΔV_Rは、メモリセルのそれ
（ΔV_S）と同様に次式で表わされる。但し、V_DW
はMISFETQ_D2のゲート電圧、V_th′は
MISFETQ_D2のしきい値電圧である。 ΔV_R＝（V_DW−V_th′）・C_ds／C_O V_DW＝V_CCとすると、ΔV_Rは次式で表わされる。 ΔV_R＝（V_CC−V_th′）・C_ds／C_O 前述したようにC_dsはC_Sの約半分に設定されて
いるため、ΔV_RはΔV_Sのほほ半分に等しい。従つ
て、メモリセルのデータ線DLに与える電位変化
がダミーセルのそれ（ΔV_R）より小さいか大きい
かで“１”、“０”の情報が判別できる。 SA₁はアドレス時に生ずるこのような電位変化
の差を、タイミング信号（センスアンプ制御信
号）φ_PAで決まるセンス期間に拡大するセンスア
ンプであり（動作は後述する）、１対の平行に配
置された相補データ線DL_1-1、_1-1にその入出
力ノードが結合されている。データ線DL_1-1、
DL_1-1に結合されるメモリセルの数は検出精度を
上げるため等しくされ、DL_1-1、_1-1のそれぞ
れに１個ずつダミーセルが結合されている。また
各メモリセルは１本のワード線WLと相補対デー
タ線の一方との間に結合される。各ワード線WL
は双方のデータ線対と交差しているので、ワード
線WLに生じる雑音成分が静電結合によりデータ
線にのつても、その雑音成分は双方のデータ線に
等しく現われ、差動型のセンスアツプSAによつ
て相殺される。相補データ線DL_1-1、_1-1の一方に結合され
たメモリセルが選択された場合、他方のデータ線
には必ずダミーセルが結合されるよう１対のダミ
ーワード線DWL_1-1、DWL_1-2の一方が選択され
る。このセンス・アンプSA₁は１対の交差結合され
たMISFETQ_S3、Q_S9を有し、それらの正帰還作
用により、微少な信号を差動的に増幅する。この
正帰還動作はMISFETQ_S10がタイミング信号
（センスアンプ制御信号）φ_PAによつて導通し始め
ると同時に開始され、アドレシング時に与えられ
た電位差にもとづき、高い方のデータ線電位
（V_H）は遅い速度で低い方のそれ（V_L）は速い速
度で共にその差が広がりながら下降していく。こ
うしてV_Lが交差結合MISFETのしきい値電圧V_Th
に下降したとき正帰還動作が終了し、V_Hの下降
はV_CCより小さくV_Thより大きい電位に留まると
共に、V_Lは最終的には0Vに到達する。アドレツシングの際、一旦破壊されたメモリセ
ルの記憶情報は、このセンス動作によつて得られ
たV_HもしくはV_Lの電位をそのまま受け取ること
によつて回復する（再書き込みされる）。しかしながら、V_HがV_CCに対して一定以上落ち
込むと、何回か読み出し、再書き込みを繰り返し
ているうちに論理“０”として読み取られるとこ
ろの誤動作が生じる。この誤動作を防ぐために設
けられたのがアクテイブリストア回路AR₁であ
り、このAR₁は、V_Lに対しては何らの影響を与
えずV_Hのみを選択的にV_CCの電位にブーストする
働きがある。C_B11及びC_B12は図面左側の端子に印
加される電圧に応じてその静電容量が変化する
MIS型可変容量素子であり、論理的にはしきい値
電圧V_Thを基準として高い電圧でキヤパシタがで
き、低い方の電圧でキヤパシタができないと理解
されたい。タイミング信号（アクテイブリストア制御信
号）φ_rgによつてMISFETQ_S4、Q_S5が導通したと
き、V_Hの電位にあるデータ線に属する可変容量
素子C_Bが充電され、次にタイミング信号（アク
テイブリストア制御信号）φ_rsがハイレベルにな
つたときそのデータ線に属するMISFETQ_S6又は
Q_S7のゲード電位がV_CCより充分高くなりV_Hの電
位はV_CCに回復される。この場合、Q_S6、Q_S7の電
力損失を小さくするためそれぞれのV_Thは＊印の
ないMISFETに比べ小さく設計されている。タイミング信号φ_PCがハイレベルのとき（V_CC
より高い）MISFETQ_S2、Q_S3が導通し、相補デ
ータ線対DL_1-1、_1-1の浮遊容量C_OがV_CCに予
充電される。このときMISFETQ_S1も同時に導通
するので、Q_S2、Q_S3による予充電にアンバランス
が生じても相補データ線対DL_1-1、_1-1は短絡
され同電位の条件に設定される。MISFETQ_S1か
らQ_S3はそれぞれのソース・ドレイン間に電圧損
失が生じないよう＊印のないMISFETに比べV_Th
が低く設定されている。このときタイミング信号（デイスチヤージ制御
信号）φ_dcによつてMISFETQ_d2が導通しダミー
セルＤ−CELも同様に所定の状態にリセツトさ
れる。タイミング信号（アドレスバツフア制御信号）
φ_AR（第３図参照）のタイミングでアドレスバツフ
アADBから供給されたロウアドレス信号A_Oない
しA_iは、ロウ・カラムデコーダRC−DCRによつ
てデコード（解読）されワード線制御信号φ_Xの
立上りと同時にメモリ・セルＭ−CEL及びダミ
ーセルＤ−CELのアドレツシングが開始される。その結果、相補データ線対DL_1-1、_1-1の間
には前述した通りメモリ・セルの記憶内容にもと
づきほぼΔV_S／２の電圧差が生じる。タイミング信号（センスアツプ制御信号）φ_PA
によりMISFETQ_S10が導通し始めると同時にセ
ンスアンプSA₁は正帰還動作を開始し、アドレス
時に生じたΔV_S／２の検出信号を増幅する。増幅
動作がほぼ完了したのち、タイミング信号（アク
ティブリストア制御信号）φ_rsに同期して前述し
たアクテイブリストア回路AR₁が論理“１”のレ
ベルをV_CCに回復する。タイミング信号（アドレスバツフア制御信号）
φ_ACに同期してアドレスバツフアADBから送られ
てきたカラムアドレス信号A_i+1ないしA_jはロウ・
カラムデコーダRC−DCRで解読され、次いでタ
イミング信号（カラムスイツチ制御信号）φ_Yに
よつて選択されたカラムアドレスにおけるメモリ
セルＭ−CELの記憶情報がカラムスイツチＣ−
SW₁を介してコモンデータ線CDL₁、₁に伝達
される。次にタイミング信号（データ出力バツフア及び
メインアンプ制御信号）φ_OPによつてメインアン
プ・データ出力バツフアOA＆DOBが動作し、読
み取つた記憶情報がチツプの出力端子D_putに送り
出される。なおこのOA＆DOBは書き込み時には
タイミング信号（データ出力バツフア制御信号）
φ_RWにより不動作にされる。書き込み動作時においてはプリチヤージ、アド
レツシング、センシングは前述の読み出し動作と
全く同じである。従つて相補データ線対DL_1-1、
DL_1-1には入力書き込み情報D_ioの論理値にかま
わず本来書き込みを行なうべきメモリセルの記憶
情報が読み出される。この読み出し情報は後述の
書き込み動作によつて無視されることになつてい
るのでここまでの動作は実質的にはロウアドレス
の選択が行なわれていると考えてよい。読み出し動作と同様、タイミング信号（カラム
スイツチ制御信号）φ_Yに同期して選択されたカ
ラムに位置するデータ線対DL_1-1、_1-1がカラ
ムスイツチＣ−SW₁を介してコモンデータ線
CDL₁、₁に結合される。次にタイミング信号（データ入力バツフア制御
信号）φ_RWに同期してデータ入力バツフアDIBか
ら供給される相補書き込み入力信号d_io、_ioがカ
ラムスイツチＣ−SW₁を介してメモリ・セルＭ−
CELに書き込まれる。このとき、センスアンプ
SA₁も動作しているがデータ入力バツフアDIBの
出力インピーダンスが低いので、カラムデータ線
対DL_1-1、_1-1に現われる情報は入力D_ioの情報
によつて決定される。なお、リフレツシユはメモリセルＭ−CELに
記憶された失なわれつつある情報を一旦カラム共
通データ線DLに読み出し、読み出した情報をセ
ンスアツプSA₁並びにアクテイブリストア回路
AR₁によつて回復したレベルにして再びメモリセ
ルＭ−CELに書き込むことによつて行なわれる。
従つてリフレツシユの動作は読み出し動作で説明
したところのロウアドレツシングないしセンシン
グ期間の動作と同様である。ただしこの場合、カ
ラムスイツチＣ−SW₁は不動作にして全カラム同
時にかつ各ロウ順番にリフレツシユが行なわれ
る。以上、通常の読出し書込み動作およびリフレツ
シユについて説明したが、次に本発明による初期
設定動作について説明する。第１の実施例においては、上記回路構成をそつ
くり使用し、ダミーセルＤ−CEL内の
MISFETQ_D2のゲート端子に供給されるタイミン
グ信号φ_dcの発生回路を第３図のように構成して
ある。つまり、外部から供給される信号
（行アドレス・ストローブ信号）に基づいて、タ
イミングジエネレータ１１および１２を介して発
生されるタイミング信号φ_dcpと、信号（列ア
ドレス・ストローブ信号）に基づいてタイミング
ジエネレータ１３より発生されるイニシヤライズ
信号φ_INTとから、タイミングφ_dcが信号発生回路
１４において形成されるようにされている。通常の読出し、書込み動作のときは、イニシヤ
ライズ信号φ_INTがロウレベルにされており、
信号の立下がりに基づいて、タイミング信号φ_dc
が第２図に実線で示すようにハイレベルからロウ
レベルに変化される。これにより、ダミーセル内
のキヤパシタC_dsが接地電位に充電されてから、
MISFETQ_D2がオフされ、前述したような読出
し、書込み動作が行なわれる。しかして、例えば信号と信号の適当
な立下がりのタイミングの組合せにより、初期設
定モードであることが判別されると、タイミング
ジエネレータ１３からハイレベルのイニシヤライ
ズ信号φ_INTが発生される。すると、信号発生回路
１４から発生されるタイミング信号φ_dcが、第２
図に破線で示すように、連続してハイレベルにさ
れるようになる。そのため、ダミーセルＤ−CELは、ダミーワ
ード線DWL_1-1が選択レベルにされて
MISFETQ_D1がオンされ、また、センスアンプ
SA₁がタイミング信号φ_PAによつてセンス動作を
開始しても、キヤパシタC_dsとMISFETQ_D1、Q_D2
との接続ノードが接地電位のままにさせられる。
これによつて、データ線_1-1は強制的に接地電
位にさせられ、データ線DL_1-1のレベルのいかん
にかかわらず、一旦“０”が読み出されてから、
アクテイブリストア回路AR₁によつてメモリセル
Ｍ−CELに“０”が書き込まれる。しかも、このとき、アドレスデコーダRC−
DCRは、リフレツシユ動作の場合と同じように、
上記データ線DL_1-1のみでなく、他のデータ線
DLもプリチヤージさせるようにされる。その結
果、選択レベルにされたワード線WL_1-2に接続さ
れているすべてのメモリセルに同時に“０”が書
き込まれる。上記実施例では、初期設定時にワード線ごとに
メモリセルに“０”を書き込むことができるよう
にされたものを説明した。次に、初期設定によ
り、メモリセル“０”または“１”を書き込むこ
とができるようにされた実施例を第４図および第
５図を用いて説明する。ただし、ここでは説明を
分かり易くするために、相補データ線対DL_1-1お
よび_1-1を左右に開き、かつ回路の要部のみ示
し、第１図の回路と同一構成である周辺部分につ
いては、図示および説明を省略する。この実施例では、ダミーセルＤ−CEL内の
MISFETQ_D2がグランドラインに接続される代わ
りに、V_DCライン１５に接続されている。また、
新たに、V_DC発生回路１６と、上記V_DCライン１
５をV_DC発生回路１６または接地電位に選択的に
接続させるためのレベル切換回路１７とが設けら
れている。レベル切換回路１７はタイミングジエネレータ
１３から発生されるイニシヤライズ信号φ_INTによ
つて制御されるようにされている。上記信号φ_INT
がロウレベルにされている通常の読出し、書込み
動作時には、レベル切換回路１７が上記V_DCライ
ン１５を接地電位に接続させる。しかして、イニ
シヤライズ信号φ_INTがハイレベルにされる初期設
定時には、V_DCライン１５は書込みデータ（初期
値）に応じて、接地電位またはV_DC発生回路に接
続される。上記V_DC発生回路１６は、イニシヤライズ信号
φ_INTによつて、＋5Vのような選択信号と同じレベ
ルの電圧V_DCを発生するようにされている。そし
て、上記レベル切換回路１７により、V_DCライン
１５がV_DC発生回路１６に接続されると、タイミ
ング信号φ_dcによつてMISFETQ_D2が連続的にオ
ン状態にさせられたとき、キヤパシタC_dsとの接
続ノードをV_DCライン１５と同じ5Vにさせる。そ
のため、初期設定時には、データ線_1-1が定常
的に5Vに引き上げられる。一方、データ線
DL_1-1は、選択されたメモリセルに“１”が書き
込まれていても、データ線の浮遊容量C_Oとキヤ
パシタC_Sに充電された電荷により5Vにさせられ
ているにすぎないため、センスアンプSA₁は必ず
データを“０”と読み出し、続いてアクテイブリ
ストア回路AR₁が選択されているメモリセルに
“０”を書き込む。なお、V_DCライン１５が接地電位に接続された
場合には、第１の実施例と同様に、選択されたメ
モリセルには“１”が書き込まれる。このように、上記実施例では、従来の回路をほ
とんど変更することなく、単に新たなタイミング
ジエネレータ１３と信号発生回路１４を設けるだ
けで、あるいは更にV_DC発生回路１６とレベル切
換回路１７とを付加してやるだけで、一行ごとに
全メモリに“１”または“０”を同時に書き込む
ことができる。そのため、初期設定に要する時間
が、１ビツトずつ書き込みを行なう従来方式に比
べて大幅に短縮される。また、上記実施例では、イニシヤライズ信号
φ_INTの発生を信号と信号のタイミング
の組合せによつて行なわせるようにされている
が、専用の外部端子から供給される制御信号に基
づいて発生させるようにしてもよい。あるいは、
RAS信号と信号（ライト・イネーブル信号）
等の他の外部信号との組合せに基づいてイニシヤ
ライズ信号φ_INTを発生させることもできる。さらに、V_DC発生回路１６としては、上記実施
例のように専用の回路を設けてもよいが、入力バ
ツフア回路を兼用したり、アドレスバツフア回路
を兼用して、初期設定時にV_DC（5V）を発生させ
て、切換回路１７を介してダミーセルアレイに供
給させるようにすることも可能である。第６図は本発明の更に他の実施例を示す。この実施例では、メモリセルアレイ内の各デー
タ線DLごとに初期設定用MISFETQ_iが接続さ
れ、このMISFETQ_iのソースまたはドレイン端
子には初期設定用電圧V_INTが供給される。また、
MISFETQ_iのゲート端子には、第５図のタイミ
ングジエネレータ１３において発生されるような
イニシヤライズ信号φ_INTが供給されるようにされ
ている。上記初期設定用電圧V_INTは、第５図のV_DC発生
回路１６と同じような回路において発生され、書
き込むべきデータ（初期値）に応じて5Vまたは
接地電位（0V）にされる。従つて、初期設定時
に、信号と信号に基づいてハイレベル
のイニシヤライズ信号φ_INTが発生されると、
MISFETQ_iがオンされる。そのとき、発生され
ている電圧V_INTがロウレベル（0V）のときには、
データ線DLは強制的に0Vにさせられる。そのた
め、データ線DLのレベルはダミーセル側のデー
タ線よりも低くなつて、選択されたメモリセ
ルから一旦“０”が読み出されてから、センスア
ンプSA内のアクテイブリストア回路によつて、
“０”が書き込まれる。一方、電圧V_INTが5Vにさ
れていると、データ線DLはメモリセルのいかん
にかかわらず5Vにさせられるため、“１”が書き
込まれる。なお、この実施例においても、初期値の書込み
はリフレツシユと同様にワード線ごとに行なわれ
る。つまり、外部アドレス方式では、１サイクル
ごとに外部よりアドレス端子に供給されるアドレ
ス信号によりワード線が一本ずつ選択されて、初
期値の書込みが行なわれて行く。また、内部リフレツシユ機能付きのメモリで
は、外部により供給されるクロツク信号によつ
て、内部のアドレスカウンタが更新され、このア
ドレスカウンタによりワード線が一本ずつ順番に
選択されて、ワード線ごとに初期値の書込みが行
なわれて行く。なお、この発明は実施例のようなダイナミツク
RAMのみでなく、スタテイツクRAMにも適用
できるものである。この発明は以上説明したように構成されている
ので、初期設定時にメモリセルアレイ内の同一行
に属する（各ワード線に接続された）すべてのメ
モリセルに同時に“０”または“１”を書き込む
ことができ、複数ビツトを同時に初期設定するこ
とができる。これによつて、メモリセルアレイ全
体の初期設定に要する時間が大幅に短縮される。
例えば、メモリセルアレイがＮ×Ｎビツトのマト
リツクス状に構成されている場合には、設定時間
は1/N、つまり64KビツトRAMでは1/256に短縮
される。

【図面の簡単な説明】

第１図は本発明が適用される半導体記憶装置の
一例としてのダイナミツクRAMの回路構成図、
第２図はその回路各部の信号のタイミングを示す
タイミングチヤート、第３図は本発明に係る初期
値設定回路の信号発生系の一例を示すブロツク
図、第４図は本発明が適用されるメモリ回路の要
部の他の構成例を示す回路説明図、第５図はこれ
に使用される信号発生系の一例を示すブロツク
図、第６図は、メモリ回路の要部の更に他の構成
例を示す回路図である。Ｍ−ARY……メモリセルアレイ、Ｍ−CEL…
…メモリセル、Ｄ−CEL……ダミーセル、DL…
…データ線、WL……ワード線、ADB……アド
レスバツフア、SA……センスアンプ、φ_INT……
イニシヤライズ信号。

Claims

【特許請求の範囲】

１情報蓄積用キヤパシタとアドレス選択用スイ
ツチとからなるメモリセルが複数個マトリツクス
状に配置され、上記メモリセルの入出力端子は複
数の相捕データ線対のいずれかに接続され、また
上記メモリセルのアドレス選択用スイツチの制御
端子は上記相補データ対と交差するように配設さ
れた複数のワード線のいずれかに接続されている
とともに、上記各相補データ線には上記情報蓄積
用キヤパシタの２分の１の容量値を有する比較用
キヤパシタと選択用スイツチと上記比較用キヤパ
シタに充電する充電用スイツチとからなるダミー
セルがそれぞれ接続され、上記ワード線を選択す
るアドレス信号は外部から与えられる第１の制御
信号に同期して取り込まれ、上記相補データ線対
を選択するアドレス信号は外部から与えられる第
２の制御信号に同期して取り込まれ、ダミーセル
内のキヤパシタには上記メモリセルの選択に先立
つて予め所定の電荷が充電されるとともに、いず
れかのメモリセルが選択されたときは当該メモリ
セルが接続されたデータ線と対をなすデータ線に
接続されているダミーセルが選択され、上記相補
データ線対に生じたレベル差が相補データ線対間
に設けられた差動型センスアツプによつて増幅さ
れて外部に出力可能にされた半導体記憶装置にお
いて、上記第１と第２の制御信号の組合せに基づ
いて決定される第１のモードではダミーセル内の
キヤパシタへの電荷充電タイミングを与える上記
充電用スイツチの制御信号が形成されるととも
に、上記第１と第２の制御信号の組合せに基づい
て決定される第２のモードでは上記ダミーセルを
介して上記相補データ線対の一方の電位を固定さ
せる信号が形成されて上記充電用スイツチに供給
され上記センスアツプが活性化されることにより
選択状態のメモリセルに初期値が書き込まれるよ
うに構成されてなることを特徴とする初期値設定
回路。