JPH0195347A - アドレス変換方式 - Google Patents
アドレス変換方式Info
- Publication number
- JPH0195347A JPH0195347A JP62252362A JP25236287A JPH0195347A JP H0195347 A JPH0195347 A JP H0195347A JP 62252362 A JP62252362 A JP 62252362A JP 25236287 A JP25236287 A JP 25236287A JP H0195347 A JPH0195347 A JP H0195347A
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- JP
- Japan
- Prior art keywords
- address
- register
- physical
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮想記憶を有するデータ処理装置のアドレス
変換方式に関する。
変換方式に関する。
近年、デジタル電子計算機の応用分野が飛躍的拡大をと
げるに伴ない大規模な記憶空間の必要性が生じ、実際の
主記憶装置の大きさを意識せずに記憶空間を拡大できる
仮想記憶方式が広く利用されている。この方式では、実
装置の物理アドレス空間に対してセグメント、ページと
いった単位で仮想アドレス空間を定義し、この空間内の
番地指定は論理アドレスを用いて行なわれる。
げるに伴ない大規模な記憶空間の必要性が生じ、実際の
主記憶装置の大きさを意識せずに記憶空間を拡大できる
仮想記憶方式が広く利用されている。この方式では、実
装置の物理アドレス空間に対してセグメント、ページと
いった単位で仮想アドレス空間を定義し、この空間内の
番地指定は論理アドレスを用いて行なわれる。
実装置の物理空間（通常主記憶）はページと称する小単
位に区画されていて、処理を実行する上で必要になった
仮想アドレス空間の４−ジが磁気ディスク装置などの外
部記憶から取出されては。
位に区画されていて、処理を実行する上で必要になった
仮想アドレス空間の４−ジが磁気ディスク装置などの外
部記憶から取出されては。
この物理空間の小区画に格納されて利用される。
このような制御は通常仮想記憶マネジャと呼ばれる制御
プログラムで行なわれておシ、有限な物理空間の有効活
用が計られる。
プログラムで行なわれておシ、有限な物理空間の有効活
用が計られる。
ところで、論理アドレスから物理アドレスへの変換は、
同じく主記憶中に存在するセグメント記述子、ページ記
述子などの表”からなる制御構造体を介してデータ処理
装置のアドレス変換部が行なうが、この変換を高速に行
なう目的でＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋ
ａｓｉｄｅ Ｂｕｆｆｅｒ）などの変換バッファを備え
るのが普通である。
同じく主記憶中に存在するセグメント記述子、ページ記
述子などの表”からなる制御構造体を介してデータ処理
装置のアドレス変換部が行なうが、この変換を高速に行
なう目的でＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋ
ａｓｉｄｅ Ｂｕｆｆｅｒ）などの変換バッファを備え
るのが普通である。
この様な仮想記憶方式のデータ処理装置では。
機械語で書かれたソフトウェアプログラムは論理アドレ
スのみですべてのアドレス表現を行なうが。
スのみですべてのアドレス表現を行なうが。
第４レーテイングシステムのような特権的なソフトウェ
アは先に述べたセグメント記述子、ページ記述子などの
”表″からなる制御構造体を参照。
アは先に述べたセグメント記述子、ページ記述子などの
”表″からなる制御構造体を参照。
更新する必要があるために、しばしば物理アドレスでア
ドレス表現をする必要性が生ずる。
ドレス表現をする必要性が生ずる。
この様な物理アドレスによるアクセスを行なうために従
来用いられてきた方法を第４図に示す。
来用いられてきた方法を第４図に示す。
この方法は、論理空間の上に物理空間と同容量分の複数
のセグメントを物理アドレスによるアクセスに使用する
ために確保し、更に、各セグメント内のページは連続し
て物理アドレスの連続した領域に対応させておき、この
特定セグメントの論理アドレスによって物理空間を比較
的連続性を保ってアクセスしようとするものである。
のセグメントを物理アドレスによるアクセスに使用する
ために確保し、更に、各セグメント内のページは連続し
て物理アドレスの連続した領域に対応させておき、この
特定セグメントの論理アドレスによって物理空間を比較
的連続性を保ってアクセスしようとするものである。
第４図では、物理アドレスアクセスのためにセグメント
内３と＋５を割当ててあシ、物理アドレスの前半、後半
によってセグメント≠３．≠５のいずれかを選択し、セ
グメント内相対番地と合成して得た論理アドレスによシ
アクセスが可能であシ、少なくとも各セグメント内では
連続性が保たれている。更に、この特定セグメント２つ
を論理空間の連続領域に確保したシ、又更にセグメント
→０．＋１に確保したりできれば、−層の連続性や論理
アドレスと物理アドレスの一致を計ることも可能である
。
内３と＋５を割当ててあシ、物理アドレスの前半、後半
によってセグメント≠３．≠５のいずれかを選択し、セ
グメント内相対番地と合成して得た論理アドレスによシ
アクセスが可能であシ、少なくとも各セグメント内では
連続性が保たれている。更に、この特定セグメント２つ
を論理空間の連続領域に確保したシ、又更にセグメント
→０．＋１に確保したりできれば、−層の連続性や論理
アドレスと物理アドレスの一致を計ることも可能である
。
しかし、近年半導体記憶の集積度の著しい向上によって
物理空間容量も増大の一途をたどっており、物理アドレ
スアクセスの目的で論理空間上に物理空間容量分の領域
を二重に確保することは困難になυつつある。
物理空間容量も増大の一途をたどっており、物理アドレ
スアクセスの目的で論理空間上に物理空間容量分の領域
を二重に確保することは困難になυつつある。
他の従来方法として、論理アドレスを物理アドレスとし
てアクセスする動作モードを設ける方法がある（ ＩＢ
Ｍのダイレクト・アクセス・モード）が、一般に一つの
プログラムの中で論理アドレスアクセスと物理アドレス
アクセスは共存して出現するので、その都度動作モード
を切換える必要が生じ、オーバヘッドロスが発生すると
いう欠点があった。
てアクセスする動作モードを設ける方法がある（ ＩＢ
Ｍのダイレクト・アクセス・モード）が、一般に一つの
プログラムの中で論理アドレスアクセスと物理アドレス
アクセスは共存して出現するので、その都度動作モード
を切換える必要が生じ、オーバヘッドロスが発生すると
いう欠点があった。
本発明によるアドレス変換方式は、仮想記憶を有するデ
ータ処理装置において。
ータ処理装置において。
仮想空間を表現する論理アドレスを実装置の物理アドレ
スに変換するアドレス変換手段と。
スに変換するアドレス変換手段と。
ソフトウェアプログラムを該データ処理装置で実行する
際の実行単位であるプロセス毎に存在し。
際の実行単位であるプロセス毎に存在し。
そのプロセスの動作モードを保持するための格納領域と
。
。
前記格納領域中の前記動作モードが活性化状態に設定さ
れると、命令語中のオペランド指定から論理アドレスを
、生成する際に特定番号のアドレスレジスタが用いられ
る場合には、得られた論理アドレスを前記アドレス変換
手段によらずそれ自身を物理アドレスとしてアクセスし
、命令語中のオにランド指定から論理アドレスを生成す
る際に前記特定番号以外の番号のアドレスレジスタが用
いられる場合には、前記動作モードが非活性化状態に設
定されている場合と同様に、得られた論理アドレスを前
記アドレス変換手段によって物理アドレスに変換してア
クセスする手段とを有している。
れると、命令語中のオペランド指定から論理アドレスを
、生成する際に特定番号のアドレスレジスタが用いられ
る場合には、得られた論理アドレスを前記アドレス変換
手段によらずそれ自身を物理アドレスとしてアクセスし
、命令語中のオにランド指定から論理アドレスを生成す
る際に前記特定番号以外の番号のアドレスレジスタが用
いられる場合には、前記動作モードが非活性化状態に設
定されている場合と同様に、得られた論理アドレスを前
記アドレス変換手段によって物理アドレスに変換してア
クセスする手段とを有している。
次に１本発明の実施例について２図面を参照して説明す
る。
る。
本発明が想定しているデータ処理装置では、処理実行の
単位をプロセスと称し、原始ソフトウェアプログラムは
並列処理可能な複数のプロセスに分割されて、互いに同
期をとシ合って処理が進められる。各プロセスは、自プ
ロセスがデータ処理装置（以下、ｆロセッサと称す）の
上で実行中でない場合に７″ロセツ上のレジスタ値を退
避しておく領域や、自プロセスの論理空間を示す制御構
造体への起点のポインタなどを含むプロセス制御ブロッ
ク（以下ＰＣＢと称す）を有する。
単位をプロセスと称し、原始ソフトウェアプログラムは
並列処理可能な複数のプロセスに分割されて、互いに同
期をとシ合って処理が進められる。各プロセスは、自プ
ロセスがデータ処理装置（以下、ｆロセッサと称す）の
上で実行中でない場合に７″ロセツ上のレジスタ値を退
避しておく領域や、自プロセスの論理空間を示す制御構
造体への起点のポインタなどを含むプロセス制御ブロッ
ク（以下ＰＣＢと称す）を有する。
はじめに第２図を参照すると、該プロセッサ上で実行中
のプロセスのＰＣＢ ２１０上に存在する動作モード２
１１は“１”即ち活性化状態にある。このとき、該プロ
セッサ上で実行中の命令語２００がオペランドを有する
命令であったとすると、オペランド指定（以下、アドレ
スシラブルと称す）２０１によって以下の手順で実効ア
ドレスが展開される。
のプロセスのＰＣＢ ２１０上に存在する動作モード２
１１は“１”即ち活性化状態にある。このとき、該プロ
セッサ上で実行中の命令語２００がオペランドを有する
命令であったとすると、オペランド指定（以下、アドレ
スシラブルと称す）２０１によって以下の手順で実効ア
ドレスが展開される。
すなわち、アドレスレジスタ指定２０２で示されるアド
レスレジスタ２２２と、インデクスレジスタ指定２０３
で示されるインデクスレジスタ２２３と、オフセラ）２
０４の３つの値が加算されて実効アドレス２２５が生成
される。アドレスレジスタ２２２はセグメント番号（Ｓ
ＴＮ、５ＴＥ） 、ページ番号（ＰＴＥ） 、ページ内
相対アドレス（ＰＲＡ）よシ構成されるので、実効アド
レス２２５も同様に構成される。
レスレジスタ２２２と、インデクスレジスタ指定２０３
で示されるインデクスレジスタ２２３と、オフセラ）２
０４の３つの値が加算されて実効アドレス２２５が生成
される。アドレスレジスタ２２２はセグメント番号（Ｓ
ＴＮ、５ＴＥ） 、ページ番号（ＰＴＥ） 、ページ内
相対アドレス（ＰＲＡ）よシ構成されるので、実効アド
レス２２５も同様に構成される。
さて９本発明ではアドレスレジスタ指定２０２で示され
るアドレスレジスタ番号に特別な意味がちシ、ここでは
≠５を特定番号と仮定して説明を進める。第２図ではア
ドレスレジスタ番号が特定れ、 ＰＣＢ ２１０ 、セ
グメント衣表示語（以下、ＳＴｗＡと称す）２１２．−
１＝グ）１７ト表（以下、ＳＴと称す）２１３．ページ
表（以下、ＰＴと称す）から構成される制御構造体２１
７を介して該当ページの物理空間上の先頭アドレス２１
５が得られ。
るアドレスレジスタ番号に特別な意味がちシ、ここでは
≠５を特定番号と仮定して説明を進める。第２図ではア
ドレスレジスタ番号が特定れ、 ＰＣＢ ２１０ 、セ
グメント衣表示語（以下、ＳＴｗＡと称す）２１２．−
１＝グ）１７ト表（以下、ＳＴと称す）２１３．ページ
表（以下、ＰＴと称す）から構成される制御構造体２１
７を介して該当ページの物理空間上の先頭アドレス２１
５が得られ。
これにＰＲＡを加算して目的の物理アドレス（物理空間
２５０上の２１６で示した点）としてアクセスが行なわ
れる。この制御構造体２１７を介した物理アドレスへの
アドレス変換はデータ処理装置のアドレス変換部が行な
う。
２５０上の２１６で示した点）としてアクセスが行なわ
れる。この制御構造体２１７を介した物理アドレスへの
アドレス変換はデータ処理装置のアドレス変換部が行な
う。
なお、制御構造体を介した論理アドレスの物理アドレス
への変換については２本発明が特定の変換方法を必要と
する訳ではないので、詳しい説明を省略した。また、こ
こで述べたアドレス変換は。
への変換については２本発明が特定の変換方法を必要と
する訳ではないので、詳しい説明を省略した。また、こ
こで述べたアドレス変換は。
ＰＣＢ、２１０上の動作モード２１１が′０”即ち非活
性化状態の場合に行なわれる方法であシ、この場合はア
ドレスレジスタ指定２０２で示されるアドレスレジスタ
番号に依存しない。
性化状態の場合に行なわれる方法であシ、この場合はア
ドレスレジスタ指定２０２で示されるアドレスレジスタ
番号に依存しない。
次に、第２図で説明に用いたのと同一プロセスの命令に
ついてアドレスシラブル中のアドレスレジスタ指定で示
されるアドレスレジスタ番号が４−５である場合につい
て、第３図を参照して説明する。第２図と同一プロセス
であるので、 ＰＣＢ３１０上に存在する動作モー・ド
３１１は１”即ち活性化状態にあシ、命令語３００が同
様にオにランドを有する命令であったとすると、アドレ
スシラブル３０１中のアドレスレジスタ指定３０２で示
されるアドレスレジスタ３２２と、インデクスレジスタ
指定３０３で示されるインデクスレジスタ３２３と、オ
フセット３０４の３つの値が加算されて実効アドレス３
２５が生成される。さて。
ついてアドレスシラブル中のアドレスレジスタ指定で示
されるアドレスレジスタ番号が４−５である場合につい
て、第３図を参照して説明する。第２図と同一プロセス
であるので、 ＰＣＢ３１０上に存在する動作モー・ド
３１１は１”即ち活性化状態にあシ、命令語３００が同
様にオにランドを有する命令であったとすると、アドレ
スシラブル３０１中のアドレスレジスタ指定３０２で示
されるアドレスレジスタ３２２と、インデクスレジスタ
指定３０３で示されるインデクスレジスタ３２３と、オ
フセット３０４の３つの値が加算されて実効アドレス３
２５が生成される。さて。
今回のケースではアドレスレジスタ指定で示されるアド
レスレジスタ番号が４Ｐ５であるため、実効アドレス３
２５はそれ自身を物理アドレスとしてアクセスが行なわ
れる。
レスレジスタ番号が４Ｐ５であるため、実効アドレス３
２５はそれ自身を物理アドレスとしてアクセスが行なわ
れる。
以上、第２図および第３図にて説明した本発明のアドレ
ス変換方式によるオペランドアクセスの手順を第１図に
示す。
ス変換方式によるオペランドアクセスの手順を第１図に
示す。
尚、これまでの説明で、動作モードが活性化状態に設定
されている場合に通常のアドレス変換をする／しないの
区別をするアドレスレジスタの特定番号を＋５としてき
たが、これに限定されるべきものでないことは本発明の
趣旨から明らかである。
されている場合に通常のアドレス変換をする／しないの
区別をするアドレスレジスタの特定番号を＋５としてき
たが、これに限定されるべきものでないことは本発明の
趣旨から明らかである。
以上説明したように本発明は、特定の番号のアドレスレ
ジスタを用いて実効アドレス生成を行なった場合は、実
効アドレスをそのまま物理アドレスとしてアクセスを行
なう動作モードを設けることによシ、特権的なプロセス
で必要とされる物理アドレスアクセスを容易に実現する
ことを可能にし、更にアドレスレジスタ番号を使い分け
ることによって、一つのプロセス中で通常の論理アドレ
スアクセスと特権的な物理アドレスアクセスとを切換の
オーバヘッドロスを発生させないで共存させることがで
きるという効果がある。
ジスタを用いて実効アドレス生成を行なった場合は、実
効アドレスをそのまま物理アドレスとしてアクセスを行
なう動作モードを設けることによシ、特権的なプロセス
で必要とされる物理アドレスアクセスを容易に実現する
ことを可能にし、更にアドレスレジスタ番号を使い分け
ることによって、一つのプロセス中で通常の論理アドレ
スアクセスと特権的な物理アドレスアクセスとを切換の
オーバヘッドロスを発生させないで共存させることがで
きるという効果がある。
第１図は本発明の一実施例によるアドレス変換方式のオ
ペランドアクセスの手順を示すフローチャート、第２図
、第３図は本発明の一実施例によるアドレス変換方式を
示すブロック図、第４図は物理アドレスアクセスを行な
うために従来用いられていた１方法での論理空間と物理
空間の各領域の対応関係を示す概要図である。 ２００．３００・・・命令語、２０１．３０１・・・ア
ドレスシラブル（オペランド指定） 、 ２１０．３１
０・・・プロセス制御ブロック（ＰＣＢ） 、 ２１２
、３１２・・・セグメント表表示語（ＳＴＷＡ） 、
２１３ 、３１３・・・セグメント表（ＳＴ）、２１
４，３１４・・・ページ表（ＰＴ）、２１７，３１７・
・・制御構造体、 ２２０゜３２０・・・実効アドレス
生成、２２２，３２２・・・アドレスレジスタ、２２３
．３２３・・・インデクスレジスタ、２２５，３２５・
・・実効アドレス、２５０゜３５０・・・物理空間。 第１図
ペランドアクセスの手順を示すフローチャート、第２図
、第３図は本発明の一実施例によるアドレス変換方式を
示すブロック図、第４図は物理アドレスアクセスを行な
うために従来用いられていた１方法での論理空間と物理
空間の各領域の対応関係を示す概要図である。 ２００．３００・・・命令語、２０１．３０１・・・ア
ドレスシラブル（オペランド指定） 、 ２１０．３１
０・・・プロセス制御ブロック（ＰＣＢ） 、 ２１２
、３１２・・・セグメント表表示語（ＳＴＷＡ） 、
２１３ 、３１３・・・セグメント表（ＳＴ）、２１
４，３１４・・・ページ表（ＰＴ）、２１７，３１７・
・・制御構造体、 ２２０゜３２０・・・実効アドレス
生成、２２２，３２２・・・アドレスレジスタ、２２３
．３２３・・・インデクスレジスタ、２２５，３２５・
・・実効アドレス、２５０゜３５０・・・物理空間。 第１図
Claims (1)
- 【特許請求の範囲】 １、仮想記憶を有するデータ処理装置において、仮想空
間を表現する論理アドレスを実装置の物理アドレスに変
換するアドレス変換手段と、ソフトウェアプログラムを
該データ処理装置で実行する際の実行単位であるプロセ
ス毎に存在し、そのプロセスの動作モードを保持するた
めの格納領域と、 前記格納領域中の前記動作モードが活性化状態に設定さ
れると、命令語中のオペランド指定から論理アドレスを
生成する際に特定番号のアドレスレジスタが用いられる
場合には、得られた論理アドレスを前記アドレス変換手
段によらずそれ自身を物理アドレスとしてアクセスし、
命令語中のオペランド指定から論理アドレスを生成する
際に前記特定番号以外の番号のアドレスレジスタが用い
られる場合には、前記動作モードが非活性化状態に設定
されている場合と同様に、得られた論理アドレスを前記
アドレス変換手段によって物理アドレスに変換してアク
セスする手段と、 を有することを特徴とするアドレス変換方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252362A JPH0195347A (ja) | 1987-10-08 | 1987-10-08 | アドレス変換方式 |
| FR8813270A FR2621719B1 (fr) | 1987-10-08 | 1988-10-10 | Procede de conversion d'adresse |
| US07/255,603 US5107417A (en) | 1987-10-08 | 1988-10-11 | Address translating method for translating virtual address to real address with specified address register to allow bypass of translation steps |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252362A JPH0195347A (ja) | 1987-10-08 | 1987-10-08 | アドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195347A true JPH0195347A (ja) | 1989-04-13 |
Family
ID=17236239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252362A Pending JPH0195347A (ja) | 1987-10-08 | 1987-10-08 | アドレス変換方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5107417A (ja) |
| JP (1) | JPH0195347A (ja) |
| FR (1) | FR2621719B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013533544A (ja) * | 2010-06-23 | 2013-08-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | アダプタ機能に関する変換フォーマットのランタイム決定のための方法、システム、およびコンピュータ・プログラム |
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- 1988-10-11 US US07/255,603 patent/US5107417A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2621719A1 (fr) | 1989-04-14 |
| US5107417A (en) | 1992-04-21 |
| FR2621719B1 (fr) | 1994-04-29 |
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