JPS6273346A

JPS6273346A - アドレス変換装置

Info

Publication number: JPS6273346A
Application number: JP60212382A
Authority: JP
Inventors: Hiroshi Ikegaya; 池ケ谷　浩; Hidenori Umeno; 梅野　英典; Takashige Kubo; 久保　隆重
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-09-27
Filing date: 1985-09-27
Publication date: 1987-04-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ＴＬＢを有する仮想計算機システムに関し、
特にアドレス変換装置に関するものである。

〔発明の背景〕

仮想計算機システムは、１台の実計算機の資源（処理装
置、実記憶装置、チャネルおよび入出力装置等）のもと
てあたかも複数の計算機が存在するかのごとく制御する
計算機システムである。仮想計算機システム（以下ＶＭ
Ｓ）では、主記憶装置や入出力装置は勿論、処理装置を
含むすべての資源をオペレーティング・システム（以下
Ｏ８）間で共有することができるように、多数のＯ８が
１台の実計算機上で見掛は上向時に走行できるようにす
る。このため、実計算機における２つの動作モード、つ
まり特権モードと非特権モードの動作形態を利用する。

すなわち、一般的には特権モードはＯ８の動作モードに
利用されているが、ＶＭＳでは特権モードは特殊な制御
プログラム（これを仮想計算機制御プログラム、以下Ｖ
ＭＣＰという）の動作モードとし、Ｏ８を非特権モード
で動作させるのである。複数の仮想計算機（以下ＶＭ）
は、実計算機と機能的に等価となるようにＶＭＣＰによ
りシミュレーションされる。

第１図は通常のＶＭＳの概念図である。実計算機１は、
特権または非特権モードの処理要求（マシン命令）を扱
うことができる実計算機インタフェースをＶＭＣＰ　４
に対し与えると、ＶＭＣＰ　４はこれを利用して動作し
各ＶＭ３１，３２の○５３１１や０８３２１の動作を可
能にするため、別の実計算機インタフェースをこれらに
与える。第１図では、２つのＶＭＬか示されていないが
、多数のＶＭが存在しても同じであって、０８３１１，
３２１はＶＭＳｌ、３２が与える実計算機インタフェー
スを用いて動作することになり、あたがも実計算機１上
で動作しているように見える。また、０８３１１．３２
１はユーザ・プログラム５１１゜５２１．５３１，５４
１に対して拡張マシン・インタフェースを与える。ここ
で、拡張マシン５１゜５２．５３，５４とは、ユーザ・
プログラムからノアルマとまった機能処理の要求（スー
パバイザ・コール）に対する処理をＯ８ごとにそのＯ８
内で実行する機能、および非特権モードのマシン命令等
である。コノように、ＶＭＣＰ　４とＶＭ３１，３２と
の関係は一般のＯ８における制御プログラムと処理プロ
グラムとの関係に類似する。すなわち、制御プログラム
に相当するものがＶＭＣＰ　４であり、処理プログラム
に相当するものがＶＭ３１，３２である。　ＶＭＣＰ４
が生成したＶＭ３１，３２は非特権モードで実行するた
め、ＶＭ３１，３２上での特権命令は特権命令例外とし
てＶＭＣＰ　４に報告され、ＶＭＣＰ　４がシミュレー
ションを行うことにより実行される。

第２図は、ＶＭ−ヒで実行されろＯ８が仮想記憶制御を
採用している場合のアドレス空間とアドレス変換テーブ
ルの関連図を示す。

第２図において、Ｏ８は自分が作成した仮想記憶装置上
のプログラムを実行するとき、Ｏ８が管理する変換テー
ブルを使用して、アドレス変換を行いプログラムを実行
させろ。ところがＶＭ上でＯ８を実行すると、ＶＭ上の
Ｏ８が変換したアドレスはＶＭＣＰから見れば仮想アド
レスであり、さらにＶＭＣ：Ｐがそのアドレスを実記憶
装置ヒのアドレスに変換して実行させる必要がある。す
なわち、仮想記憶制御を行うＯ８ｔｔｖＭ上で実行させ
る場合は２段階のアドレス変換が必要となる。

また、Ｏ８の仮想記憶機能のサポートのためのアドレス
変換の効率をあげるため、例えば「（日立製作所製ＨＩ
ＴＡＣＭシリーズ処理装置」で示されるように実計算機
内にアドレス変換バッファ（ＴＬＢ）を設けて、アドレ
ス変換操作の高速化を図るという方法がある。

ＴＬＢには、以前に変換されたことのある論理アドレス
と、それに対応する実アドレス、論理アドレスの属する
仮想アドレス空間、言い換えると変換に用いたセグメン
トテーブルの区別などが登録されている。このように、
ＴＬＢを用；毬することによって、実計算機は１つのエ
ントリーに対する最初のアクセスに対してのみ主記憶装
置上のテーブルを参照すれば良く、その後の同一エント
リに対するアクセスは通常、ＴＬＢから直接実アドレス
を得ておこない、アドレス変換に要する時間を減らし効
率をあげている。ＴＬＢを用いた場合のアドレス変換の
過程を第３図に示す。

しかし、仮想計算機システムにおいて上記Ｔ　Ｌ　Ｂを
用いてアドレス変換を行った場合、ＶＭＣＰの使用して
いるＴＬＢのエントリとＶＭの使用しているＴＬＢのエ
ントリ区別がないため、ＴＬＢの同一エントリに対しＶ
ＭＣＰとＶＭ間の競合が起こり、ＴＬＢエントリが非所
望に無効化されてしまうという問題があった。

〔発明の目的〕

本発明の目的は、仮想計算機システムにおいてＴＬＢを
使用してアドレス変換を行う場合、ＴＬＢをＶＭＣＰの
使用する領域とＯ８の使用する領域に分割することによ
り、アドレス変換の効率を向上させる装置を提供するこ
とにある。

〔発明の概要〕

本発明のアドレス変換装置は、ＶＭＣ）’が走行してい
ることを示す標識を保持し、Ｔ　Ｌ　Ｂ　ｔ＆ＶＭＣＰ
によって使用される領域とＯ８によって使用される領域
に分割し１分割されたＴ　Ｌ　Ｂのいずれかの領域を選
択する手段をそなえ、ＶＭＣＰが走行する場合はＴＬＢ
内のＶＭＣＰによって使用される領域を選択し、ＶＭＣ
Ｐが走行していない場合はＴＬＢ中のＯ８によって使用
される領域を選択することに特徴がある。

〔発明の実施例〕

以下１本発明の第一の実施例及び第二の実施例をそれぞ
れ第４図及び第５図により詳細に説明する。

第４図の装置は、論理アドレス・レジスタ（ＬＡＲ）１
０１．ＴＬＢエントリ制御回路（ＴＥＣ）　１０２　ａ
　、アドレス変換バッファ（ＴＬＢ）１’０３．物理ア
ドレス・レジスタ（ＰＡＲ）１０４．比較器１０５　、
　ＶＭＣＰ走行表示レジスタ（ＣＰＲ）１０６から構成
される。

ＬＡＲＩＯＩには仮想記憶装置上のアドレスがセットさ
れ、ＶＭＣＰ走行表示レジスタ１０６にはＶＭＣＰが走
行している時に“１”がセットされ、ＶＭＣＰが走行し
ていない時に“Ｏ”がセットされる。

第４図の動作は以下の通りである。ＬＡＲＩＯＩにセッ
トされた論理アドレスのページ・フィールドはＴＬＢエ
ントリ制御回路１０２ａの入力となる。ＬＡＲＩＯＩに
セットされた論理アドレスのセグメント・フィールド及
びＴＬＢ１０３から読み出されたセグメントインデスク
は比較器１０５の入力となる。ＶＭＣＰ走行表示レジス
タ１０６の内容はＴＬＢエントリ制御回路１０２ａの入
力となる。ＴＬＢ１０３は、ＶＭＣＰ　（７）使用する
領域１０３ａとＯ８の使用する領域１０３ｂに分割され
ている。

ＶＭＣＰ走行表示レジスタ１０６の内容が“１”の場合
、つまりＶＭＣＰが走行しているとき、ＴＬＢエントリ
制御回路１０２ａはＬＡＲ１０１のページ・フィールド
に対応するＴＬＢ１０３の該当エントリをＴ　Ｌ　Ｂ　
１０３　ａの範囲内から参照する。また、ＶＭＣＰ走行
表示レジスタ１０６の内容が“０″の場合、つまりＶＭ
ＣＰが走行していないとき、ＴＬＢエントリ制御回路］
、　０２　ａはＬＡＲＩＯＩのページ・フィールドに対
応するＴＬＢ　１０３の該当エントリをＴＬＢ１０３ｂ
の範囲内から参照する。

比較器１０５は、ＬＡＲＩＯＩ４のセグメント・フィー
ルドとＴＬＢ　１０３内の１０３８の範囲あるいは１０
３ｂの範囲から読み出された該当エントリのセグメント
インデスク比較して、両者が一致したときに“１”を出
力する。比較器１０５の出力が“１″の時、Ｔ　Ｌ　Ｂ
　４０３内の１０３ａの範囲あるいは１０３ｂの範囲か
ら読み出された該当エントリのページ実アドレスが有効
となりＰＡＲ１０４のページアドレス部に格納される。

ＬＡＲ１０１の変位フィールドは、直接ＰＡＲ１０４の
変位フィールドに格納される。

次に、第二の実施例である第５図について説明する。第
５図の装置は、論理アドレス・レジスタ（ＬＡＲ）１０
１．ＴＬＢエントリ＃御回路（ＴＥＣ）１０２ｂ、アド
レス変換バッファ（ＴＬＢ）’１０３．物理アドレス・
レジスタ（ＰＡＲ）　　１０４　、　ＶＭＣＰ走行表示
レジスタ（ＣＰ　Ｒ）１０６ページアドレス選択回路（
ＰＳＣ）１０７から構成される。

第５図の動作は以下の通りである。ＬＡＲｌｏｌにセッ
トされた論理アドレスのセグメント・フィールド及びペ
ージ・フィールドは、ＴＬＢ工ントリ制御回路１０２ｂ
の入力となる。　ＶＭＣＰ走行表示レジスタ１０６の内
容はページアドレス選択回路１０７の入力となる。

Ｔ　Ｌ　Ｂエントリ制御回路１０２ｂは、ＬＡＲｌｏｌ
のゼクメント・フィールド及びページ・フィールドに対
応するＴＬＢ１０３の該当エントリをＴＬＢ　１０３　
ａ及びＴＬＢ１０３ｂから参照する。

ページアドレス選択回路１０７は、ＶＭＣＰ走行表示レ
ジスタ１０６の内容が＃　Ｉ　ＩＩの場合、ＴＬＢ１０
３内の１０３８の範囲から読み出されたページ実アドレ
スをＰＡＲ１０４のページアドレス部に格納する。また
、ＶＭＣＰ走行表示レジスタ１０６の内容が０”の場合
、ＴＬＢ１０３内（７）１０３ｂの範囲から読み出され
たページ実アドレスをＰＡＲ１０４のページアドレス部
に格納する。

ＬＡＲＩ　Ｏ１の変位フィールドは、直接ＰＡＲ１０４
の変位フィールドに格納される。

以上説明したように本実施例によれば、ＶＭＣＰが走行
している場合はＴ　Ｌ　Ｂ　１０３　ａを使用してアド
レス変換が行われ、ＶＭＣＰが走行していない場合はＴ
　Ｌ　Ｂ　１０３　ｂを使用してアドレス変換が行われ
ろため、ＶＭＣＰとＯ８によるＴ　Ｌ　Ｂの競合が起こ
らないのでアドレス変換を効率良く行うことができる。

〔発明の効果〕

本発明によれば、ＶＭＣＰが走行していることを示す標
識を保持し、ＴＬＢをＶＭＣＰの使用する領域とＯ８の
使用する領域に分割することにより、Ｔ　ＬＢの同一エ
ントリに対するＶＭＣＰとＶＭ間の競合が起らないので
アドレス変換の効率を向上させることができ、ＶＭＳの
性能を向上させることが可能となる。

【図面の簡単な説明】

第１図は通常の仮想計算機システムの概念図、第２図は
ＶＭＳにおけるアドレス空間とアドレス変換テーブルの
関連図、第３図は通常の計算機システムにおけるアドレ
ス変換装置の構成図、第４図は本発明の第一の実施例の
構成図、第５図は本発明の第二の実施例の構成図である
。１・・・実計算機、１０１・・・論理アドレス・レジス
タ。１０２．１０２ａ、１０２ｂ−ＴＬＢエントリ制御回路
、１０３・・・アドレス変換バッファ、１０４・・・物
理アドレス・レジスタ、１０５・・・比較器、１０６・
・・ＶＭＣＰ走行表示レジスタ、１０７・・・ページア
ドレス選択回路。

Claims

【特許請求の範囲】１、ひとつ又は複数のオペレーティング・システムを１
つの実計算機上で同時に動作させる管理プログラムを備
え、ＴＬＢを有する仮想記憶方式のもとで動作するＴＬ
Ｂを有する仮想計算機システムにおいて、該管理プログ
ラムが走行していることを示す標識を保持し、該ＴＬＢ
を該管理プログラムによつて使用される領域と、オペレ
ーティング・システムによつて使用される領域に分割し
、分割されたＴＬＢのいずれかの領域を選択する手段を
備え、該標識によつて管理プログラムが走行しているこ
とが示される場合は、該選択手段によつて該ＴＬＢ内の
管理プログラムで使用される領域を選択し、該標識によ
つて管理プログラムが走行していことが示されない場合
は、該選択手段によつて該ＴＬＢ内のオペレーティング
・システムで使用される領域を選択することを特徴とす
るアドレス変換装置。２、特許請求範囲第１項記載のアドレス変換装置におい
て、分割されたＴＬＢのいずれかの領域を選択する手段
にかわり、分割されたＴＬＢの両方の領域を同時に参照
する手段と、両方のＴＬＢから読み出されたエントリの
いずれか一方のエントリを選択する手段を備え、該標識
によつて管理プログラムが走行していることが示される
場合は、該選択手段によつて該ＴＬＢ内の管理プログラ
ムで使用される領域から読み出されたエントリを選択し
、該標識によつて管理プログラムが走行していることが
示されない場合は、該選択手段によつて該ＴＬＢ内のオ
ペレーティング・システムで使用される領域から読み出
されたエントリを選択することを特徴とするアドレス変
換装置。