JPH0195555A

JPH0195555A - バイポーラ型半導体集積回路装置の製造方法

Info

Publication number: JPH0195555A
Application number: JP62251605A
Authority: JP
Inventors: Mamoru Shinohara; 衛篠原
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-10-07
Filing date: 1987-10-07
Publication date: 1989-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、浅いアイソレーション層で素子分離が行え
、かつディーグコレクタ層を形成しなくても、高ＢＶｃ
Ｅｏ　（コレクタ・エミッタ間開放時のベース電圧）と
低いコレクタ抵抗が同時に実現できるようにしたバイポ
ーラ型半導体集積回路装置の製造方法に関する。

（従来の技術）半導体集積回路装置の製造方法におけるアンチモン酸化
物を拡散源として、少量の酸素を含む窒素ガスを午ヤリ
アとして用いることは特開昭５５−１２１６３４号公報
に開示されており、また、半導体基板表面の所望拡散層
領域上に不純物を含有するガラス膜を設け、このガラス
膜で覆われない半導体基板表面上のみ不純物を含有しな
い保護膜を設けて拡散を行う技術は特開昭５８−３２２
５号公報に開示されている。

さらに、クロム酸亜鉛とスルファミン酸を配合した組成
物を含有する金属防食剤に関しては、特公昭４６−２１
６８号公報によシ開示されている。

また、可動弁要素を動かして弁を通過するガスの流量を
第１調節体で決定し、この決定された流量以上の流量を
第２調節体で与える点については。

特公昭５０−３０２９４号公報に示されている。

第２図は従来の製造方法によシ構成された半導体集積回
路装置のＮＰＮ）ランジスタ領域ノ断面図である。この
第２図において、２１はＰ型半導体基板％２２に一１Ｐ
Ｍ半導体基板２１に形成されたＮ型埋込層、２３はＰ型
半導体基板２１上に成長したＮ型エピタキシャル層、２
４はＰ型のアイソレーションである。

Ｎｕ！エピタキシャル層２３ＫＰｆｆｉのベース層２６
が形成されており、このＰ型のベース層２６にＮ型のエ
ミツタ層２７が形成されている。

また、Ｎ型エピタキシャル層２３内にディーグコレクタ
層２５を形成し、このディーグコレクタ層２５にコレク
タコンタクト層２７ａがエミツタ層２７と同時に形成さ
れている。

さらに、上面全体に形成した絶縁膜２９をパターニング
して、エミツタ層２７上には、エミッタ電極２８を形成
し、ペース層２６上には、ベース電極２８ａを形成する
とともにコレクタコンタクト層２７ａ上にコレクタ電極
２８ｂを形成しているＯところで、第２図に示すＮＰＮ）ランジスタのｓｖｃｇ
ｏはエピタキシャル層２３の厚さに大きく依存する。例
えばＮＰＮトランジスタのｈＦＥ（エミッタ接地直流電
流増幅率）が８０程度でＢＶＣＥＯ５０Ｖを確保するた
めには、比抵抗５Ω・副のエピタキシャル層２３を、埋
込層２２とベース層２６の間隔が６μｍ以上となるよう
に設定しなければならないことが実験的に確められてい
る。

これは、ベース接合で形成される空乏層が、埋込層２２
に押えられることなく、コレクタ側に十分に拡がれるか
どうかが、ＮＰＮトランジスタのＢ　Ｖ　ＣＫＯを決定
する鍵となっているからである。

しかしながら、　　ａｖｃｒ：ｏｔ−大きくするために
、エピタキシャル層２２の厚さを厚くすることは、同時
に埋込層２２とコレクタコンタクト層２７ａの間隔も大
きくなり、結果的に既ＮＰＮ）ランソスタのコレクタ抵
抗も大きくなってしまうという問題があった。

すなわち、ＮＰＮ）ランジスタのａＶｃｘｏｔ大＠くす
ることと、コレクタ抵抗を小さくすることは、互いに背
反する関係にあり、従来、どちらかの犠牲のもとに、他
方を達成していた。

（発明が解決しようとする問題点）この問題を解決するための従来の方法としては。

十分に厚いエピタキシャル層を形成し、その代わりにＮ
型のディーグコレクタ層２５を形成するという方法があ
ったが、この方法では、アイソレーション層２４、ディ
ーグコレクタ層２５ともに深く拡散しなければならず、
これは同時に横方向への拡散も大きくなることを意味し
、結局、素子の縮小に整置をもたらしていた。

この発明は、前記従来技術がもっている問題点のうち、
アイソレーション層、ディーグコレクタ層ともに深く拡
散しなければならない点と、ＢＶＣＥＯを高くできない
点と、低いコレクタ抵抗が得られない点と、素子の縮小
化を阻害する点について解決したバイポーラ型半導体集
積回路装置の製造方法を提供するものである。

（問題点を解決するための手段）この発明は、バイポーラ型半導体集積回路装置の製造方
法において、第１導電型の半導体基板を任意の／母ター
ンにエツチングしてそのエツチングされた領域の一部を
含む領域に第１導電型とは逆の第２導電型の不純物層を
形成する工程と、半導体基板のエツチングされた領域に
第２導成型のエピタキシャル層を堆積させるとともに任
意のパターン以外の領域にアイソレーション層を形成す
る工程とを導入したものである。

（作用）この発明によれば、バイポーラ型半導体集積回路装置の
製造方法において、以上のような工程を導入したので、
第２導電型の不純物層が埋込層とな９、この埋込層とエ
ピタキシャル層のコレクタコンタクト層が接続されて十
分に低いコレクタ抵抗を得ると同時にエピタキシャル層
中のベース層と埋込層の間隔が十分にとれ、高ＢＶＣＩ
Ｏを実現することになり、したがって、前記問題点を除
去できる。

（実施例）以下、この発明のパイ−−ラ型半導体集積回路装置の製
造方法の実施例について図面に基づき説明する。第１図
（４）ないし第１図０はその一実施例の工程断面図であ
る。まず、第１図（４）に示すようにＰ型半導体基板ｌ
の予定ペース領域を既知のホトリン工程を経たレソスト
２をマスクに、フッ素系のガスを用いたイオンリアクテ
ィブエツチング法にてエツチングを行う。このとき、イ
オンリアクティブエツチング法を用いるのは、後の選択
エピタキシャルを用いた素子表面の平担化を行い易くす
る理由による。

次に、第１図（Ｂ）に示すごとく、上記エツチング領域
の一部を含む領域に酸化膜３ｔ−拡散マスクとしてその
上に拡散ソースとなる不純物を含むコーティングを塗布
して拡散ソース用酸化膜４を形成、Ｎ型の不純物（たと
えばアンチモン）を拡散すると、拡散層５が形成される
。

次に第１図（Ｃ）に示すように１選択エピタ中シャル法
により、前記エツチングにより半導体基板１に形成した
溝を埋めて平担化を行う。この選択エピタキシャルは、
既知の装置により、各装置に量適の条件で行えばよいが
、一般に１選択性、結晶性をよくするため、９００℃程
度の比較的低温で、２０ｔｏｒｒ程度の減圧デポジョン
を行うのが好適である。

このときのソースガスとしては、Ｓｉ迅α、がよいが、
エピタキシャル領域周辺に形成されるファセットＦを小
さくするために１同時に適量のＨＣ１！ガスを流し込む
ことが望まれる。

第１図（Ｃ）で、６はエピタキシャル領域が窓あけされ
た酸化膜、７は選択的に堆積されたＮ型エビタ午シャル
層である。

続いて、第１図０に示すように、弗酸系俗液で表面の酸
化膜６を除去した後、さらにＮ型エピタキシャル層７ａ
を基板全面に堆積する。このときは、減圧でも常圧でも
、どちらでもかまわない。

次に第１図■に示すように、アイソレーション層８を前
記エツチング領域以外の領域に形成する。

したがって、その接合深さは浅くてよく、拡散のための
熱処理も比較的低温・短時間でよいので、不純物層の横
方向への拡がシも小さく、素子の縮小には最適である。

この後は、従来技術と同様に、Ｐ型のペース層９をＮ型
エピタキシャル層７ａに形成後、このペース層９内にＮ
型のエミツタ層ｌＯおよびコレクタコンタクト層１０ａ
を同時に形成し、上面全体に形成した絶縁膜１２をノ臂
ターニングして、コンタクト孔を通してエミツタ層ｌＯ
と電気的に接続されたエミッタ電極１１．ペース層９と
電気的に接続したベース電極１１ａ％コレクタコンタク
ト層１０ａと電気的に接続したコレクタ電極１１ｂを形
成する。

なお、この第１図■に示す通９％Ｎ型エビタ中シャル層
７ａの厚さを、埋込層５の上方拡散の量とＮ型のコレク
タコンタクト層１０ａの接合深さの和に等しくすると、
コレクタ抵抗を小さくするうえで都合がよい。

また、上記実施例の説明では、−例として、ＮＰＮ）ラ
ンソスタをとりあげたが、導電型はＮ型、Ｐ型は上記と
は逆でも同じであり、その極性までも限定するものでは
ない。

（発明の効果）以上詳細に説明したように、この発明によれば。

トランジスタにおいては、埋込Ｎ型層とコレクタコンタ
クト層が接続しているので、十分に低いコレクタ抵抗を
得ることができる。

また、これと同時に、埋込層とペース層の間隔が十分に
とられていて、高いＢＶｃｒ；ｏを実現することができ
る。

したがって、従来の技術では背反する「コレクタ抵抗の
低減」とｒ　ＢＶｃＥｏの向上」をこの発明では同時に
満足するトランジスタを実現することができ、高速・高
耐圧素子を実現するうえでの不可欠の有用な技術である
。

【図面の簡単な説明】

第１図（４）ないし第１図■はこの発明のバイポーラ型
半導体集積回路装置の製造方法の一実施例の工程断面図
、第２図は従来の半導体集積回路装置のＮＰＮ）ランジ
スタ領域の断面図である。ｌ・・・Ｐ型基板、２・・・レジス）、３．６・・・酸
化膜。４・・・拡散ソース用酸化膜、５・・・埋込層、７・・
・エピタキシャル層、７ａ・・・Ｎ型エピタキシャル層
、８・・・アイソレーション層、９・・・ペース層、１
０・・・エミッタ層、１０ｍ・・・コレクタコンタクト
層、１１・・・エミッタ電極％　ｌｌａ・・・ペース電
極、ｌｌｂ・・・コレクタ電極。第１図

Claims

【特許請求の範囲】（ａ）第１導電型の半導体基板を任意のパターンでエッ
チングする工程と、（ｂ）前記エッチングされた領域の一部を含む領域に第
１導電型と逆の第２導電型の不純物層を形成する工程と
、（ｃ）前記エッチングされた領域を第２導電型のエピタ
キシャル層で埋めて埋込層を形成する工程と、（ｄ）前記半導体基板の表面に第２導電型のエピタキシ
ャル層を堆積する工程と、（ｅ）前記半導体基板における前記任意のパターン以外
の領域にアイソレーシヨン層を形成する工程と、とよりなるバイポーラ型半導体集積回路装置の製造方法
。