JPH0195583A - 埋め込み型半導体レーザ素子 - Google Patents
埋め込み型半導体レーザ素子Info
- Publication number
- JPH0195583A JPH0195583A JP25324687A JP25324687A JPH0195583A JP H0195583 A JPH0195583 A JP H0195583A JP 25324687 A JP25324687 A JP 25324687A JP 25324687 A JP25324687 A JP 25324687A JP H0195583 A JPH0195583 A JP H0195583A
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- Japan
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- semiconductor laser
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、屈折率導波型半導体レーザの素子構造に関
するものである。
するものである。
［従来の技術］
従来の半導体レーザ素子を光導波機構で分類すると、利
得導波型と屈折率導波型とに分類される。
得導波型と屈折率導波型とに分類される。
実用面で重要である横モード安定性の観点からは、屈折
率導波型の方が断熱有利であり、様々な構造の屈折率導
波路を有する半導体レーザが開発されている。屈折率導
波型半導体レーザの代表的なものとして、Ｂ Ｈ（Ｂｕ
ｒｌｅｄ ｌ１ｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）レーザ
および、Ｖ Ｓ Ｉ Ｓ （ｖ−ｃｈａｎｎｅｌｅｄ
５ｕｂｓｔｒａｔｅ Ｉｎｎｅｒ ５ｔｒ１ｐｃ）レー
ザが知られている。
率導波型の方が断熱有利であり、様々な構造の屈折率導
波路を有する半導体レーザが開発されている。屈折率導
波型半導体レーザの代表的なものとして、Ｂ Ｈ（Ｂｕ
ｒｌｅｄ ｌ１ｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）レーザ
および、Ｖ Ｓ Ｉ Ｓ （ｖ−ｃｈａｎｎｅｌｅｄ
５ｕｂｓｔｒａｔｅ Ｉｎｎｅｒ ５ｔｒ１ｐｃ）レー
ザが知られている。
第２図に示すＢＨレーザは、基板１上にレーザ発振用活
性層４をクラッド層３．５で挟設したダブルへテロ構造
をメサ型に堆積し、このメサ型構造の両側を低屈折率物
質で埋め込んだ構造を有している。このため、完全な屈
折率導波作用に基づくレーザ発振動作を示し、しきい値
電流が１０ｍＡ以下の非常に小さい値になるという利点
を有する。
性層４をクラッド層３．５で挟設したダブルへテロ構造
をメサ型に堆積し、このメサ型構造の両側を低屈折率物
質で埋め込んだ構造を有している。このため、完全な屈
折率導波作用に基づくレーザ発振動作を示し、しきい値
電流が１０ｍＡ以下の非常に小さい値になるという利点
を有する。
しかしながら、低屈折率物質の埋め込み層６の屈折率お
よびメサ型構造の幅に相当する導波路幅Ｗを適当に選択
しないと、高次横モードで発振しやすいという欠点があ
る。したがって、製作条件に制約が多く、シかも基本モ
ードで発振させるには、導波路幅Ｗを２μｍ以下にする
必要があるので、レーザ端面が比較的低出力でも破壊し
やすくなり、量産性および信頼性が確保されない。なお
、第２図中の９は、電極とオーミックコンタクトを得る
ためのキャップ層を示す。
よびメサ型構造の幅に相当する導波路幅Ｗを適当に選択
しないと、高次横モードで発振しやすいという欠点があ
る。したがって、製作条件に制約が多く、シかも基本モ
ードで発振させるには、導波路幅Ｗを２μｍ以下にする
必要があるので、レーザ端面が比較的低出力でも破壊し
やすくなり、量産性および信頼性が確保されない。なお
、第２図中の９は、電極とオーミックコンタクトを得る
ためのキャップ層を示す。
第３図に示すＶＳＩＳレーザは、基板１１上に逆極性の
電流阻止層１２を設け、電流阻止層１２から基板１１に
達する７字溝を形成して、電流通路を開通させた上に、
平坦な活性層１４をクラッド層１３．１５で挾設したダ
ブルへテロ接合構造を積層した構造を有している。
電流阻止層１２を設け、電流阻止層１２から基板１１に
達する７字溝を形成して、電流通路を開通させた上に、
平坦な活性層１４をクラッド層１３．１５で挾設したダ
ブルへテロ接合構造を積層した構造を有している。
７字溝の幅に相当する導波路幅Ｗは、４〜７μｍに広く
設定しても、高次横モードが発生しないという利点を有
している。これは、導波路の外側の光が基板１１に吸収
されるため、高次モード利得が抑制されるからである。
設定しても、高次横モードが発生しないという利点を有
している。これは、導波路の外側の光が基板１１に吸収
されるため、高次モード利得が抑制されるからである。
しかし、しきい値電流が４０〜６０ｍＡ程度になり、Ｂ
Ｈレーザに比べて非常に高いという欠点がある。この理
由は、電流が電流阻止層１２による内部ストライプ構造
によって狭窄されているが、活性層１４内に注入された
キャリアは活性層１４の両側の方向に拡散し、レーザ発
振に対して無効となるキャリアが増大するからである。
Ｈレーザに比べて非常に高いという欠点がある。この理
由は、電流が電流阻止層１２による内部ストライプ構造
によって狭窄されているが、活性層１４内に注入された
キャリアは活性層１４の両側の方向に拡散し、レーザ発
振に対して無効となるキャリアが増大するからである。
この無効キャリアは、不必要な自然放出光および発熱に
消費され、しきい値電流を増加させると同時に、レーザ
素子の信頼性に悪影響を与える。なお、第３図中の１９
は、電極とオーミックコンタクトを得るためのキャップ
層を示す。
消費され、しきい値電流を増加させると同時に、レーザ
素子の信頼性に悪影響を与える。なお、第３図中の１９
は、電極とオーミックコンタクトを得るためのキャップ
層を示す。
上述のＢＨレーザとＶＳＩＳレーザのそれぞれの問題点
を解決するため、第４図に示すようにＶＳＩＳレーザの
Ｖ溝の両側を、ｐｎ逆バイアス接合を含む多層結晶によ
り埋め込む構造が考えられている。第４図に示す埋め込
み型ＶＳＩＳレーザは、基板２１上に逆極性の電流阻止
層２２を設け、電流阻止層２２から基板２１に達するＶ
溝部３２を形成して電流通路を開通させ、その上に平坦
な活性層２４をクラッド層２３．２５で挾設したダブル
へテロ接合構造を積層し、さらに保護層２６を積層した
後、この積層構造の両側を電流阻止層２２に達するまで
除去し、除去した部分にｐｎ逆バイアス接合した埋め込
み層２７．２８を設け、これらの上に、電極とのオーミ
ックコンタクトを得るためのオーミックコンタクト形成
層２９を形成している。
を解決するため、第４図に示すようにＶＳＩＳレーザの
Ｖ溝の両側を、ｐｎ逆バイアス接合を含む多層結晶によ
り埋め込む構造が考えられている。第４図に示す埋め込
み型ＶＳＩＳレーザは、基板２１上に逆極性の電流阻止
層２２を設け、電流阻止層２２から基板２１に達するＶ
溝部３２を形成して電流通路を開通させ、その上に平坦
な活性層２４をクラッド層２３．２５で挾設したダブル
へテロ接合構造を積層し、さらに保護層２６を積層した
後、この積層構造の両側を電流阻止層２２に達するまで
除去し、除去した部分にｐｎ逆バイアス接合した埋め込
み層２７．２８を設け、これらの上に、電極とのオーミ
ックコンタクトを得るためのオーミックコンタクト形成
層２９を形成している。
この構造は、活性層２４へのキャリアの注入をストライ
プ状メサ部３３にのみ限定して横方向への拡がりを防止
し、かつ基板２１と電流阻ＩＬ層２２のＧａＡｓ層によ
る光吸収を利用した屈折率導波機構を有するため、高次
モードの発生を抑制できる利点がある。
プ状メサ部３３にのみ限定して横方向への拡がりを防止
し、かつ基板２１と電流阻ＩＬ層２２のＧａＡｓ層によ
る光吸収を利用した屈折率導波機構を有するため、高次
モードの発生を抑制できる利点がある。
［発明が解決しようとする問題点］
このような素子構造は、たとえば液相エピタキシャル（
Ｌ Ｐ Ｅ）成長法により作製されるが、電流阻止層、
ダブルへテロ接合層および埋め込み層の３回の成長が必
要であり、工程が複雑で歩留りも低いという問題点を有
している。また、製造コストも上昇するという問題点を
有している。
Ｌ Ｐ Ｅ）成長法により作製されるが、電流阻止層、
ダブルへテロ接合層および埋め込み層の３回の成長が必
要であり、工程が複雑で歩留りも低いという問題点を有
している。また、製造コストも上昇するという問題点を
有している。
それゆえに、この発明の目的は、このような従来の構造
が有する３回の成長による工程の複雑化、歩留りの低下
および製造コストの上昇を抑制することのできる埋め込
み型半導体レーザ素子を提供することにある。
が有する３回の成長による工程の複雑化、歩留りの低下
および製造コストの上昇を抑制することのできる埋め込
み型半導体レーザ素子を提供することにある。
［問題点を解決するための手段および作用］この発明の
半導体レーザ素子は、基板上に形成された発光領域とな
る活性層を何するストライプ状のメサ部と、該メサ部内
の基板に形成されたストライプ溝の両側部で活性層から
の光を吸収する 。
半導体レーザ素子は、基板上に形成された発光領域とな
る活性層を何するストライプ状のメサ部と、該メサ部内
の基板に形成されたストライプ溝の両側部で活性層から
の光を吸収する 。
ことにより活性層に形成される光導波路と、メサ部の両
側部に多層に埋め込まれる埋め込み層とを備え、埋め込
み層の少なくとも一層が０．１Ω・ｃｍ以上の抵抗率を
有する結晶層であることを特徴としている。
側部に多層に埋め込まれる埋め込み層とを備え、埋め込
み層の少なくとも一層が０．１Ω・ｃｍ以上の抵抗率を
有する結晶層であることを特徴としている。
この発明のレーザ素子構造によれば、０．１Ω・ｃｍ以
上の抵抗率を有する結晶層を含む埋め込み層が、ストラ
イプ状メサ部の両側部で基板に達するまで形成される。
上の抵抗率を有する結晶層を含む埋め込み層が、ストラ
イプ状メサ部の両側部で基板に達するまで形成される。
したがって、ストライプ状メサ部側面でのリーク電流お
よび基板から埋め込み層領域を経由するリーク電流を抑
制することができ、リーク電流のない良好な素子特性が
得られる。また、このような構造にすれば、たとえば２
回の液相エピタキシャル（Ｌ Ｐ Ｅ）成長によって形
成することができ、製造工程が簡略化し、素子の歩留り
が向上するとともに製造コストの低減を図ることができ
る。
よび基板から埋め込み層領域を経由するリーク電流を抑
制することができ、リーク電流のない良好な素子特性が
得られる。また、このような構造にすれば、たとえば２
回の液相エピタキシャル（Ｌ Ｐ Ｅ）成長によって形
成することができ、製造工程が簡略化し、素子の歩留り
が向上するとともに製造コストの低減を図ることができ
る。
埋め込み層中に形成される０、１Ω・ｃｍ以上の抵抗率
を有する結晶層としては、基板と直接に接する結晶層で
あって、基板と逆導電型を有する低キヤリア濃度の半導
体結晶層が好ましい。
を有する結晶層としては、基板と直接に接する結晶層で
あって、基板と逆導電型を有する低キヤリア濃度の半導
体結晶層が好ましい。
［実施例］
第１図は、この発明の一実施例である埋め込み型半導体
レーザ素子の光出射面を示した図である。
レーザ素子の光出射面を示した図である。
ｐ−ＧａＡｓ基板４１にフォトリソグラフを用いて、Ｈ
２ＳＯ，／Ｈ２ｏ２／Ｈ２０系エツチヤントにより、■
溝部５２を形成した後、１回目の液相エピタキシャル（
Ｌ Ｐ Ｅ）成長を行ない、従来のＶＳＩＳレーザにお
けるダブルへテロ接合構造と同様に、ｐＧａ（、，５ｓ
Ａ１１ｔｏ、ｉ ｉ Ａｓクラッド層４３、ノンドー
プＧ ａｏ、ａ ａ Ａ ＩＬｏ、＋ ２ Ａ Ｓ活性
層４４ （ｄ−０，０８μｍ） 、ｎ−Ｇａ０．ｓｓ
Ａ Ｑ、ｏ、ａ ５ Ａ ｓクラッド層４５、ｎ−Ｇａ
Ａｓ保護層４６を順次積層する。次に、上記と同じエッ
チャントを用いて、■溝部５２を含むようにストライプ
状メサ部５３を形成する。このときストライプ状メサ部
５３の深さを、ｐ−ＧａＡｓ基板４１に達し、かつ十分
な高さ（たとえばｈ−３μｍ）とする。こうすることに
より、この領域への再成長は、液相エピタキシャル（Ｌ
Ｐ Ｅ）法でも可能となり、またｐｎ逆バイアス極性
に積層される埋め込み層をストライプ状メサ部５３上に
形成することなく、埋め込み層の層の厚みを十分に厚く
することができる。
２ＳＯ，／Ｈ２ｏ２／Ｈ２０系エツチヤントにより、■
溝部５２を形成した後、１回目の液相エピタキシャル（
Ｌ Ｐ Ｅ）成長を行ない、従来のＶＳＩＳレーザにお
けるダブルへテロ接合構造と同様に、ｐＧａ（、，５ｓ
Ａ１１ｔｏ、ｉ ｉ Ａｓクラッド層４３、ノンドー
プＧ ａｏ、ａ ａ Ａ ＩＬｏ、＋ ２ Ａ Ｓ活性
層４４ （ｄ−０，０８μｍ） 、ｎ−Ｇａ０．ｓｓ
Ａ Ｑ、ｏ、ａ ５ Ａ ｓクラッド層４５、ｎ−Ｇａ
Ａｓ保護層４６を順次積層する。次に、上記と同じエッ
チャントを用いて、■溝部５２を含むようにストライプ
状メサ部５３を形成する。このときストライプ状メサ部
５３の深さを、ｐ−ＧａＡｓ基板４１に達し、かつ十分
な高さ（たとえばｈ−３μｍ）とする。こうすることに
より、この領域への再成長は、液相エピタキシャル（Ｌ
Ｐ Ｅ）法でも可能となり、またｐｎ逆バイアス極性
に積層される埋め込み層をストライプ状メサ部５３上に
形成することなく、埋め込み層の層の厚みを十分に厚く
することができる。
第２回目の液相エピタキシャル（Ｌ Ｐ Ｅ）成長によ
り、ｎ Ｇａ、）、１ ｓ ＡｆＬｏ、ａ ｓ Ａｓ
低キヤリア濃度埋め込み第１層５０（キャリア濃度２．
Ｏｘｌ Ｏ” ｃｍ−３） ｓ ｐ−Ｇ
ａ、）、６ ｓ ＡＱ、ｏ、＋５Ａｓ埋め込み第
２層４８、ｎ−ＧａＡｓオーミックコンタクト形成層４
９を積層する。
り、ｎ Ｇａ、）、１ ｓ ＡｆＬｏ、ａ ｓ Ａｓ
低キヤリア濃度埋め込み第１層５０（キャリア濃度２．
Ｏｘｌ Ｏ” ｃｍ−３） ｓ ｐ−Ｇ
ａ、）、６ ｓ ＡＱ、ｏ、＋５Ａｓ埋め込み第
２層４８、ｎ−ＧａＡｓオーミックコンタクト形成層４
９を積層する。
上述のように、低キヤリア濃度埋め込み第１層５０を十
分に厚くできるため、埋め込み層領域では、ＧａＡｓ基
板４１、低キヤリア濃度埋め込み第１層５０、埋め込み
第２層４８、オーミックコンタクト形成層４９を経路と
するリーク電流に対し、電流阻止層として有効に作用す
る。
分に厚くできるため、埋め込み層領域では、ＧａＡｓ基
板４１、低キヤリア濃度埋め込み第１層５０、埋め込み
第２層４８、オーミックコンタクト形成層４９を経路と
するリーク電流に対し、電流阻止層として有効に作用す
る。
この実施例では、λ−７８０ｎｍ （Ｌ＝２５０μｍ）
において、ＩＬｈ■２４ｍＡの素子が歩留り良く得られ
た。
において、ＩＬｈ■２４ｍＡの素子が歩留り良く得られ
た。
また、この実施例では、低キヤリア濃度埋め込み第１層
５０のキャリア濃度は、２．０ＸＩＯ’６ａｍ−”であ
るが、ｌＸｌ０” ｃｍ−”であれば問題は生じない。
５０のキャリア濃度は、２．０ＸＩＯ’６ａｍ−”であ
るが、ｌＸｌ０” ｃｍ−”であれば問題は生じない。
また、この埋め込み層はＣ「ドープＧａＡｓ結晶のよう
な半絶縁性層でもよい。さらに、この発明の素子構造を
形成する方法は、液相成長およびウェットエツチングに
限定さレルもノテハなく、ＭＢＥＳＶＰＥ、ＭＯＣＶＤ
等の成長法や、ＲＩＥ等のドライエツチングを利用する
ことも可能である。
な半絶縁性層でもよい。さらに、この発明の素子構造を
形成する方法は、液相成長およびウェットエツチングに
限定さレルもノテハなく、ＭＢＥＳＶＰＥ、ＭＯＣＶＤ
等の成長法や、ＲＩＥ等のドライエツチングを利用する
ことも可能である。
［発明の効果］
以上説明したように、この発明によれば、従来の埋め込
み構造に比べ、その製造工程が大幅に簡略化でき、素子
の歩留り向上、製造コストの低減化に大きく寄与するこ
とができる。
み構造に比べ、その製造工程が大幅に簡略化でき、素子
の歩留り向上、製造コストの低減化に大きく寄与するこ
とができる。
第１図は、この発明の一実施例を示す断面図である。第
２図は、従来のＢＨレーザを示す断面図である。第３図
は、従来のＶＳＩＳレーザを示す断面図である。第４図
は、従来の埋め込み型半導体レーザを示す断面図である
。 図において、４１は基板、４３．４５はクラッド層、４
４は活性層、４６は保護層、４８は埋め込み層、４９は
オーミックコンタクト形成層、５０は低キヤリア濃度埋
め込み層、５２はＶ？Ｍ部、５３はストライプ状メサ部
を示す。
２図は、従来のＢＨレーザを示す断面図である。第３図
は、従来のＶＳＩＳレーザを示す断面図である。第４図
は、従来の埋め込み型半導体レーザを示す断面図である
。 図において、４１は基板、４３．４５はクラッド層、４
４は活性層、４６は保護層、４８は埋め込み層、４９は
オーミックコンタクト形成層、５０は低キヤリア濃度埋
め込み層、５２はＶ？Ｍ部、５３はストライプ状メサ部
を示す。
Claims (1)
- （１）基板上に形成された発光領域となる活性層を有す
るストライプ状のメサ部と、 該メサ部内の前記基板に形成されたストライプ溝の両側
部で前記活性層からの光を吸収することにより前記活性
層に形成される光導波路と、前記メサ部の両側部に多層
に埋め込まれる埋め込み層とを備える埋め込み型半導体
レーザ素子において、 前記埋め込み層は少なくとも一層が０．１Ω・ｃｍ以上
の抵抗率を有する結晶層であることを特徴とする、埋め
込み型半導体レーザ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25324687A JPH0195583A (ja) | 1987-10-07 | 1987-10-07 | 埋め込み型半導体レーザ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25324687A JPH0195583A (ja) | 1987-10-07 | 1987-10-07 | 埋め込み型半導体レーザ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195583A true JPH0195583A (ja) | 1989-04-13 |
Family
ID=17248594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25324687A Pending JPH0195583A (ja) | 1987-10-07 | 1987-10-07 | 埋め込み型半導体レーザ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0195583A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02305486A (ja) * | 1989-05-19 | 1990-12-19 | Matsushita Electric Ind Co Ltd | 半導体レーザ装置の製造方法 |
| JPH07202333A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 埋め込み構造半導体光導波路素子の製造方法 |
-
1987
- 1987-10-07 JP JP25324687A patent/JPH0195583A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02305486A (ja) * | 1989-05-19 | 1990-12-19 | Matsushita Electric Ind Co Ltd | 半導体レーザ装置の製造方法 |
| JPH07202333A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 埋め込み構造半導体光導波路素子の製造方法 |
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