JPH0195610A - voltage buffer circuit - Google Patents
voltage buffer circuitInfo
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- JPH0195610A JPH0195610A JP62252499A JP25249987A JPH0195610A JP H0195610 A JPH0195610 A JP H0195610A JP 62252499 A JP62252499 A JP 62252499A JP 25249987 A JP25249987 A JP 25249987A JP H0195610 A JPH0195610 A JP H0195610A
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、IC化に適した高人力インピーダンスで低出
力インピーダンス特性をもつ電圧バッファ回路に関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a voltage buffer circuit having high human power impedance and low output impedance characteristics suitable for IC implementation.
[従来の技術J
電圧バッファ回路として、通常は、第2図に示すように
、演算増幅器(OPA)を使用したボルテージフォロア
回路が用いられている。[Prior Art J] A voltage follower circuit using an operational amplifier (OPA) is normally used as a voltage buffer circuit, as shown in FIG.
この回路は、高人力インピーダンスかつ低出力インピー
ダンスであり、しかも入出力電圧誤差が少ないなど、特
性的にはすぐれているものの、IC化した場合、演算増
幅器回路が必要なため、専有面積が大きくなるという欠
点がある。特に、ボルテージフォロア回路は、全帰還で
使用するため、発振防止用の内部コンデンサの値を大き
くする必要があり、このことも、ICの面積の点からは
不利な方向になる。従って、精度的に演算増幅器を使用
するほどではない電圧バッファ回路においては、少ない
素子数で構成できる回路が望まれる。Although this circuit has excellent characteristics such as high human power impedance, low output impedance, and little input/output voltage error, when integrated into an IC, it requires an operational amplifier circuit, so it takes up a large area. There is a drawback. In particular, since the voltage follower circuit is used with full feedback, it is necessary to increase the value of the internal capacitor for oscillation prevention, which is also disadvantageous in terms of the area of the IC. Therefore, in a voltage buffer circuit whose accuracy is not high enough to require the use of an operational amplifier, a circuit that can be configured with a small number of elements is desired.
このような場合、従来技術からたとえば第3図に示すよ
うな電圧バッファ回路が考えられる。ここで、Qlは人
力v1をベースに受ける入力側PNP トランジスタ、
R1はその負荷抵抗である。トランジスタq2をトラン
ジスタQ1と縦続に接続して、トランジスタQ1のコレ
クタ出力を出力側NIN )−ランジスタQ2のベース
に供給する。トランジスタQ2は負荷抵抗R2をエミッ
タホロワの形態に接続し、そのエミッタより出力V。を
とりだす。VCCは電源電圧である。In such a case, a voltage buffer circuit as shown in FIG. 3 can be considered from the prior art. Here, Ql is an input side PNP transistor that receives human power v1 as a base,
R1 is its load resistance. Transistor q2 is connected in cascade with transistor Q1, and the collector output of transistor Q1 is supplied to the output side NIN)--to the base of transistor Q2. Transistor Q2 connects load resistor R2 in the form of an emitter follower, and outputs V from its emitter. Take out. VCC is a power supply voltage.
ここで、出力電圧V。は次式となる。Here, the output voltage V. is the following formula.
Vo=V++ (VBEI VBE2)
(1)v1□およびVBE2は、それぞれ、トランジ
スタQ1およびQlのベース−エミッタ間電圧である。Vo=V++ (VBEI VBE2)
(1) v1□ and VBE2 are the base-emitter voltages of transistors Q1 and Ql, respectively.
(11式において、()内が誤差電圧である。ここで、
VBE□、VBE2は次式で表わされる。(In equation 11, the value in parentheses is the error voltage. Here,
VBE□ and VBE2 are expressed by the following equations.
ここで、
” −熱i圧(T−300°k テ26mV)I1・
・・トランジスタQlのエミッタ電流、I2・・・トラ
ンジスタq2のコレクタ電流、ISl+IS2・・・エ
ミッターベース接合逆方向飽和電流、
である。従って、(1)式の()内は、となる。Here, ”-thermal i pressure (T-300°k te 26 mV) I1・
. . . emitter current of transistor Ql, I2 . . . collector current of transistor q2, ISl+IS2 . . . emitter base junction reverse saturation current. Therefore, what is in parentheses in equation (1) is as follows.
[発明が解決しようとする問題点]
(4)式のI+、12は入力側子v1により大幅に変化
し、そのため、入出力電圧誤差も入力側子により、大き
く変化することになり、用途によっては使用できない場
合がある。[Problems to be solved by the invention] I+ and 12 in equation (4) change significantly depending on the input side terminal v1, so the input/output voltage error also changes greatly depending on the input side terminal, and depending on the application. may not be available.
そこで、本発明の目的は、上述した従来の回路の欠点を
解決し、少ない素子数で精度の良い電圧バッファ回路を
提供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to solve the above-mentioned drawbacks of the conventional circuit and provide a voltage buffer circuit with a small number of elements and high accuracy.
[問題点を解決するための手段]
このような目的を達成するために、本発明は、入力側ト
ランジスタからの出力を出力側トランジスタに供給する
ように接続して構成した電圧バッファ回路において、入
力側トランジスタと出力側トランジスタとの間に、入力
側トランジスタおよび出力側トランジスタを常に互いに
等しい電流値で動作させる手段を設けたことを特徴とす
る。[Means for Solving the Problems] In order to achieve such an object, the present invention provides a voltage buffer circuit configured by connecting an output from an input transistor to an output transistor. The present invention is characterized in that a means is provided between the side transistor and the output side transistor to cause the input side transistor and the output side transistor to always operate at the same current value.
[作 用1
本発明では、第3図の回路において、両トランジスタの
動作電流が常に等しくなるようにしたので、(4)式に
示した誤差電圧は出力電圧に依存せず、従って、入出力
電圧誤差を小さくし、精度の向上した電圧バッファ回路
を実現することができる。[Function 1] In the present invention, in the circuit shown in FIG. 3, the operating currents of both transistors are always equal, so the error voltage shown in equation (4) does not depend on the output voltage, and therefore It is possible to reduce voltage errors and realize a voltage buffer circuit with improved accuracy.
[実施例]
以下、図面を参照して本発明の実施例を詳細に説明する
。[Example] Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
本発明の一実施例を第1図に示す。第1図において、第
3図と同様の個所には同一符号を付すことにする。An embodiment of the present invention is shown in FIG. In FIG. 1, the same parts as in FIG. 3 are given the same reference numerals.
第1図において、Q3は起動用PNP トランジスタで
あり、そのエミッタと電源電圧VCCとの間に抵抗R3
を接続し、コレクタを接地し、ベースをトランジスタq
1のエミッタとトランジスタQ2のベースとの接続点に
接続する。このトランジスタQ3にはわずかなベース電
流が流れるように抵抗R3の値を設定しておく。このわ
ずかなベース電流によって、トランジスタq2が起動さ
れる。In FIG. 1, Q3 is a PNP transistor for starting, and a resistor R3 is connected between its emitter and power supply voltage VCC.
, the collector is grounded, and the base is connected to the transistor q
It is connected to the connection point between the emitter of transistor Q1 and the base of transistor Q2. The value of the resistor R3 is set so that a slight base current flows through the transistor Q3. This small base current activates transistor q2.
Q4およびQ5はカレントミラー回路を構成するPNP
トランジスタであり、各エミッタを電源電圧VCCに
接続する。両ベースを共通に接続して、その共通接続点
をトランジスタQ5のコレクタに接続する。トランジス
タQ4のコレクタをトランジスタQlのエミッタに接続
する。トランジスタQ5のコレクタをトランジスタq2
のコレクタに接続する。Q4 and Q5 are PNPs forming a current mirror circuit.
It is a transistor, and each emitter is connected to the power supply voltage VCC. Both bases are connected in common, and the common connection point is connected to the collector of transistor Q5. The collector of transistor Q4 is connected to the emitter of transistor Ql. The collector of transistor Q5 is connected to transistor q2.
Connect to the collector of
トランジスタQ4とQ5とはカレントミラー回路を構成
するので、トランジスタQ1のエミッタ電流とトランジ
スタQ2のコレクタ電流とは常に等しくなる。従って、
トランジスタQ2の出力電圧v0が変化してこのトラン
ジスタQ2の出力電流が変化した場合、トランジスタQ
1の電流値も同じように変化するので、(4)式かられ
かるように、誤差電圧は出力電圧に依存せず、従って、
入出力電圧誤差が小さくなるので、精度が向上する。Since transistors Q4 and Q5 constitute a current mirror circuit, the emitter current of transistor Q1 and the collector current of transistor Q2 are always equal. Therefore,
When the output voltage v0 of the transistor Q2 changes and the output current of this transistor Q2 changes, the transistor Q
Since the current value of 1 changes in the same way, the error voltage does not depend on the output voltage, as seen from equation (4), and therefore,
Accuracy is improved because the input/output voltage error is reduced.
なお、本発明は上述した実施例にのみ限られるものでは
なく、たとえば、各トランジスタの導電型をPNPとN
PNとの間で逆にし、電源電圧の極性を負にしても同様
に電圧バッファ回路を構成できる。Note that the present invention is not limited to the above-described embodiments; for example, the conductivity type of each transistor may be PNP or N.
Even if the polarity of the power supply voltage is reversed with respect to PN and the polarity of the power supply voltage is made negative, a voltage buffer circuit can be constructed in the same way.
[発明の効果]
以上から明らかなように、本発明によれば、入出力トラ
ンジスタの各出力電流が常に等しくなるようにしたので
、わずかな素子数で、高精度の電圧バッファ回路を構成
可能であり゛、従って、演算増幅器を用いる場合に比べ
て、IC化した場合のチップ面積を大幅に削減できる利
点がある。[Effects of the Invention] As is clear from the above, according to the present invention, since the output currents of the input and output transistors are always equal, it is possible to configure a highly accurate voltage buffer circuit with a small number of elements. Therefore, compared to the case where an operational amplifier is used, there is an advantage that the chip area when integrated into an IC can be significantly reduced.
第1図は本発明の一実施例を示す回路図、第2図は演算
増幅器を用いた通常の電圧バッファ回路の一例を示す回
路図、
第3図は従来技術による電圧バッファ回路の他の例を示
す回路図である。
Ql・・・入力側トランジスタ、
Ql・・・出力側トランジスタ、
Q3・・・起動用トランジスタ、
Q4.Q5・・・カレントミラー回路用トランジスタ、
R1,R2・・・負荷抵抗、
R3・・・抵抗、
VCC・・・電源電圧。
λ(勇ゴロ月火−宏邑イ列の回賭図
第1図
9貨算贈巾晶1冬を用−コた項1室へOe万9マブファ
回番40回レト図第2図
イ支ミ →(硬1 d〕 回 腎 因
第3図Fig. 1 is a circuit diagram showing an embodiment of the present invention, Fig. 2 is a circuit diagram showing an example of a normal voltage buffer circuit using an operational amplifier, and Fig. 3 is another example of a voltage buffer circuit according to the prior art. FIG. Ql...Input side transistor, Ql...Output side transistor, Q3...Starting transistor, Q4. Q5...Transistor for current mirror circuit,
R1, R2...Load resistance, R3...Resistor, VCC...Power supply voltage. λ (Yu Goro Mon/Tuesday - Hiroshi Eun I row's turn betting diagram Figure 1 Figure 9 coins gift money crystal 1 winter use - Kota term 1st room Oe million 9 mabufa turn 40 times Reto diagram Figure 2 I Mi → (Hard 1 d) Gyre Kidney Cause Figure 3
Claims (1)
に供給するように接続して構成した電圧バッファ回路に
おいて、前記入力側トランジスタと前記出力側トランジ
スタとの間に、前記入力側トランジスタおよび前記出力
側トランジスタを常に互いに等しい電流値で動作させる
手段を設けたことを特徴とする電圧バッファ回路。In a voltage buffer circuit configured by connecting an output from an input transistor to an output transistor, the input transistor and the output transistor are always connected between the input transistor and the output transistor. A voltage buffer circuit characterized in that it is provided with means for operating at mutually equal current values.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252499A JPH0195610A (en) | 1987-10-08 | 1987-10-08 | voltage buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252499A JPH0195610A (en) | 1987-10-08 | 1987-10-08 | voltage buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195610A true JPH0195610A (en) | 1989-04-13 |
Family
ID=17238223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252499A Pending JPH0195610A (en) | 1987-10-08 | 1987-10-08 | voltage buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0195610A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107312A (en) * | 1979-02-13 | 1980-08-18 | Toshiba Corp | Current mirror circuit |
| JPS5731211A (en) * | 1980-08-01 | 1982-02-19 | Pioneer Electronic Corp | Amplifying circuit |
| JPS60218910A (en) * | 1984-04-13 | 1985-11-01 | New Japan Radio Co Ltd | Impedance conversion circuit |
-
1987
- 1987-10-08 JP JP62252499A patent/JPH0195610A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107312A (en) * | 1979-02-13 | 1980-08-18 | Toshiba Corp | Current mirror circuit |
| JPS5731211A (en) * | 1980-08-01 | 1982-02-19 | Pioneer Electronic Corp | Amplifying circuit |
| JPS60218910A (en) * | 1984-04-13 | 1985-11-01 | New Japan Radio Co Ltd | Impedance conversion circuit |
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