JPH0195620A - フリツプ・フロツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタル回路に用いられるフリップ・フロ
ップ回路、特にゲート数を少なくしたフリップ・フロッ
プ回路に関するものである。

〔従来の技術〕

第７図は、例えば昭和５２年７月１５日に昭晃堂から発
行された安藤和昭著「パルス・ディジタル回路」の第１
３４頁に示された従来のＤ−フリップ’７０ツブ回路の
回路図である。図において、（１）　、　（２）はＲ８
−フリップ・フロップを構成するように交差結合された
、負論理入力のＯＲゲート、（３）　、　（４）はＮＡ
ＮＤゲートであって、その出力端子がそれぞれＯＲゲー
）　（１１、（２）の他方の入力端子に接続されている
。（５）はＮＡＮＤゲート（４）の他方の入力端子に接
続されたＮＯＴゲー）　、　（６）はこのＮＯＴゲート
（５）の入力側及びＮＡＮＤゲート（３）の他方の入力
端子に接続されたデータ入力端子、（７）はＮＡＮＤゲ
−）　（３）及び（４）の一方の入力端子に接続された
クロック入力端子、（８）　、　（９）はそれぞれＯＲ
ゲート（１１，（２１の出力端子に接続されたＤ−フリ
ップ・フロップ回路の出力端子である。

従来のＤ−フリップ・フロップ回路はこのように構成さ
れており、その動作を第８図のタイミングチャート図を
参照して説明する。まず、時刻ｔ１にクロックパルスＣ
Ｋがクロック入力端子（７）から入力されると、これに
より２つのＮＡＮＤゲート（３）。

（４）が閉じられ、このときデータ入力端子（６）から
入力されたＬレベルのデータ信号りがＮＡＮＤゲート（
３）で反転されてＨレベルとなり、ＯＲゲート（１）に
入力される一方、ＮＯＴゲート（５）で反転されたデー
タ信号りが再びＮＡＮＤゲート（４）で反転されてＬレ
ベルとなり、ＯＲゲート（２）に入力される。このよう
にして、２つのＯＲゲート（１）　、　（２）で構成さ
れているＲ８−フリップ・フロップにＨレベル及びＬレ
ベルの信号が入力され、出力端子（８）にＬレベルの出
力信号Ｑが、出力端子（９）にＨレベルの出力信号Ｑが
それぞれ出力される。

その後、時刻ｔ２にデータ信号りがＨレベルになると、
その次のクロックパルスＣＫが入力される時刻ｔ３にこ
のＨレベルのデータ信号りがＮＡＮＤゲート（３）及び
ＮＯＴゲート（５）に入力され、同様にして出力端子（
ｓ）　、　（９１にそれぞれＨレベルの出力信号Ｑ及び
Ｌレベルの出力信号互が出力される。

このようにして、クロックパルスＣＫの入力時における
データ信号りと同レベルの出力信号Ｑが出力端子（８）
Ｋ出力されると共にそのデータ信号りと異なるレベルの
出力信号互が出力端子（９）に出力される。

〔発明が解決しようとする問題点〕

しかしながら、このような従来のフリップ・フロップ回
路は、第７図に示したように多数のゲートから構成され
ていたので、例えば多段シフトレジスタ等の複数の７リ
ツプ・７０ツブ回路を必要とするデジタル回路を構成す
ると、このデジタル回路が複雑化すると共に回路規模が
大きくなるという問題点があった。

この発明は、このような問題点を解決するためになされ
たもので、ゲート数が少なく簡単な構造を有するクリッ
プ・フロップ回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るフリップ・フロップ回路は、ヒステリシ
ス動作を行なうためのシュミット入力のゲートと、この
シュミット入力のゲートにデータを入力させるための３
ステートゲートと、これらシュミット入力のゲートと３
ステートゲートの接続点に接続され、この接続点の電圧
を、３ステートゲートにクロックパルスが入力されない
とぎにはシュミット入力のゲートのヒステリシスの範囲
内の値に、３ステートゲートにクロックパルスが入力さ
れたときにはシュミット入力のゲートのヒステリシスの
範囲外の値にそれぞれするための電圧調整手段とを備え
たものである。

〔作　用〕

この発明では、３ステートゲートへのクロックパルスの
入力の有無に応じて、この３ステートゲート及び電圧調
整手段がシュミット入力のゲートの入力電圧をそのヒス
テリシスの範囲外あるいは範囲内の値とすることにより
、シュミット入力のゲートの出力電圧の保持を制御する
。

〔実施例〕 第１図はこの発明の一実施例を示す回路図であり、（６
）〜（８）は従来回路と同一のものである。（１０）は
その入力端子及び制御端子がそねぞれデータ入力端子（
６）及びクロック入力端子（７）に接続され且つハイイ
ンピーダンスの出力を有する３ステートゲートである。

（１１）はその入力端子が３ステートゲート（１０）の
出力端子に接続されると共にその出力端子がこのクリッ
プ・フロップ回路の出力端子（８）に接続され、ヒステ
リシス動作を行なうシュミット入力のゲートである。ま
た、（１２）、（１３）はそれぞれ一端が３ステートグ
ー）　（１Ｇ）とシュミット入力のグー）　（１１）と
の接続点（Ａｌに接続されると共に他端が電源ライン（
ＥＬ）及びグランドライン（ＧＬ）に接続されて、接続
点（Ａ）の電圧を調整するための抵抗であり、これら抵
抗（１２）、（１３’）で電圧調整手段が構成されてい
る。

ここで、シュミット入力のゲート（１１）の作用につい
て説明する。

第３図に示すシュミット入力のグー）　（１１）の入力
と出力の関係は例えば第４図のタイミングチャート図に
示すようになる。このシュミット入力のグー）　（１１
）では出力がＬレベルからＨレベルに変化するときの入
力のスレッショルド’１１Ｌ圧Ｖ’ｒ＋と、Ｈレベルか
らＬレベルに変化するときのスレッショルド電圧ｖｒ−
とが異なっており、これＫよリヒステリシス動作を行な
うようになる。従つ【、第４図において、入力電圧が低
く出力電圧がＬレベルの状態から入力電圧を徐々に上昇
させると、入力電圧がスレッショルド電圧ＶＴ＋に達す
る時刻ｔ４に出力電圧はＨレベルとなるが、その後時刻
ｔ５と時刻ｔ６の間のように、入力電圧がスレッショル
ド電圧ＶＴ＋より下がっても、ＨレベルからＬレベルに
変化するときのスレッショルド電圧ＶＴ−より高ければ
、出力電圧はＨレベルのまま変化しない。

そして、入力電圧がスレッショルド電圧ＶＴ−まで低下
する時刻を丁に出力電圧はＬレベルに変化する。その後
時刻ｔ６と時刻ｔ９の間のように、入力電圧がスレッシ
ョルド電圧ＶＴ−より上昇しても、ＬレベルからＨレベ
ルに変化するときのスレッショルド電圧ＶＴ＋より低け
れば、出力電圧はＬレベルのまま変化しない。

このように、シュミット入力のゲート（１１）では、２
つのスレッショルド電圧ＶＴ＋とＶＴ−とが異なってい
るので、その入力電圧を各スレッショルド電圧ＶＴ＋と
ＶＴ−との間（ヒステリシスの範囲内）にすることによ
り、出力電圧のレベルの保持、すなわち状態の記憶を行
なうことが可能となる。

そこで、この実施例において電圧調整手段を構成する抵
抗（１２）、（１３）の各抵抗値は、３ステートゲート
（１０）の制御端子にクロックパルスＣＫが入力されな
いときには接続点（Ａ）の電圧をシュミット入力のゲー
ト（１１）のスレッショルド電圧ＶＴ＋とＶＴ−の間の
値とし、３ステートゲート（１０）の制御端子にクロッ
クパルスＣＫが入力されたときにはそのときの３ステー
トゲート（１０）の入力電圧に応じて接続点（Ａｌの電
圧をシュミット入力のグーＹ　（１１）のスレッショル
ド電圧ＶＴ＋よす高い値あるいはスレッショルド電圧ｖ
Ｔ−より低い値となるように設定されている。

次に、第１図に示した実施例の動作を、第２図のタイミ
ングチャート図を参照して説明する。

まず、３ステートゲート（１０）にクロックパルスＣＫ
が入力されていないときには、３ステートゲート（ｌＯ
）の出力はデータ信号りのレベルに拘わらすにハイイン
ピーダンスの状態となる。このとき、３ステートゲート
（１０）とシュミット入力のゲート（１１）との接続点
（Ａ）の電圧は、抵抗（１２）　。

（１３）によってシュミット入力のゲート（１１）のス
レッショルド電圧ＶＴ＋とＶＴ−の間の値に保たれ、こ
れによりシュミット入力のグー）　（１１）の出力電圧
、すなわち出力端子（８）に現われる出力信号Ｑの状態
は変化しない。

そして、時刻ｔｘｏに３ステートゲート（１０）にクロ
ックパルスＣＫが入力されると、このクロックパルスＣ
Ｋが入力されている間だけ、３ステートゲ−）　（１Ｇ
）からデータ信号りのレベルに対応した電圧が出力され
る。すなわち、このときデータ信号りはＬＶレベルある
ので、３ステートゲ−）　（１０）からＬレベルの電圧
が出力され、接続点（Ａ）はＬレベルとなる。この接続
点（Ａ）でのＬレベルは、抵抗（ｘｚ）Ａｘａ＞によっ
てシュミット入力のグー）　（１１）のスレッショルド
電圧ＶＴ−ヨＦ）　低く設定されているが、既に出力端
子（８）の出力信号ＱはＬレベルの状態にあるので、こ
の出力信号Ｑのレベルは変化しない。

次に、データ信号りがＨレベルに変化した後の時刻ｔ１
ｘに再びクロックパルスＣＫが入力されると、３ステー
トゲート（１０）からデータ信号りに対応したＨレベル
の電圧が出力され、接続点図はＨレベルとなる。この接
続点（Ａ）でのＨレベルは、抵抗（１２）、（１３）に
よってシュミット入力のグー）（１１）のスレッショル
ド電圧ｖ１・十より高く設定されており、これによりシ
ュミット入力のグー）　（１１）からＨｖレベル電圧が
出力される。すなわち、出力信号ＱがＨレベルに変化す
る。

その後、同様にして、クロックパルスＣＫ入力時のデー
タ信号りのレベルが３ステートゲート（１０）を通じて
接続点（Ａｌに現われ、さらにこれがシュミット入力の
ゲート（ＩＮを通じて出力信号Ｑとなる。また、クロッ
クパルスＣＫが入力されていないときには、３ステート
ゲート（１０）の出力はデータ舊号りのレベルに拘わら
ずにハイインピーダンス状態となり、出力信号Ｑの状態
が保持される。

以上のようにして、少ないゲート数で簡単な構成のＤ−
フリップ・フロップ回路を実現することができる。

なお、上述した実施例はＤ−フリップ−フロップ回路を
構成したものであるが、ＪＫ−クリップ・フロップ回路
等の他のフリップ・フロップ回路も同様に構成すること
ができる。

一般に、ＪＫ−フリップ・フロップの状態方程式は次式
で表わされる。

Ｑｎ＋１＝　（ＪＱ　　＋　　ＫＱ　　）ｎ−（１）こ
れは、（、ｙｉｊ＋ｘｑ　）がクロックパルスによって
次のＱとなることを示している。この（１）式を変形す
ると、 Ｑ”１＝（ＪＱ　　＋　　Ｋ　　＋　　Ｑ　）　　　　
　・（２１となる。

この発明に基づき、（２）式により構成したマスタース
レーブ型ＪＫ−フリップ・フロップ回路の回路図を第５
図に示す。図において、（７）〜（１３）は第７図の従
来回路及び第１図の実施例と同一のものであり、（１４
）はＪ入力端子、（１５）はに入力端子、（１６）はＪ
入力端子（１４）及び出力端子（９）に入力側が接続さ
れたＡＮＤゲート、（１））はに入力端子（１５）及び
出力端子（９）に入力側が接続されたＮＯＲゲート、（
１８）はこれらＡＮＤゲーグー（１６）及びＮＯＲゲー
ト（１７）の出力端子に入力端が接続されたＯＲゲート
であって、その出力端子が３ステートゲ−）　（１Ｇ）
の入力側に接続されている。

（１９）はシュミット入力で負論理の制御入力端子〔ク
ロック入力端子（７）に接続された〕を有する３ステー
トゲートであって、３ステートゲート（１０）とシュミ
ット入力のグー）　（１１）の間に接続されている。（
２０）はシュミット入力のゲート（１１）と出力端子（
９）の間に接続されたＮＯＴゲートである。

とのＪＫ−フリップ・フロップ回路も、従来に比べて少
ないゲート数で簡単な構成となっている。

また、第６図に示すようＫ、多数のデータ入力を選択す
る機能を有するＤ−フリップ・フロップ回路も簡単に構
成することもできる。図において、（６）〜（８）、（
ｔｏ）〜（１３）は第１図の実施例と同一のものである
が、データ入力端子（６）とこれに接続された３ステー
トゲート（１０）はｎ＋１組並列に配列され、各３ステ
ートゲ−）　（１０）の出力側がそれぞれシュミット入
力のゲート（１１）Ｋ接続されている。また、（２１）
はｍ　＋　１個のセレクト信号入力端子、（２２）はこ
れらセレクト信号入力端子（２１）、クロック入力端子
（７）およびｎ＋１個の３ステートゲート（１０）に接
続され、セレクト信号に基づいて３ステートゲ−）　（
１０）を選択するデマルチプレクサである。

ここで、例えばｍ＝２．ｎ＝７の場合のデマルチプレク
サ（２２）の動作を示す真理値表を以下に記す。

これは、入力ＥＮが＠１”のときには、入力ＡＯｍ　Ａ
　ｌｓ　Ａ　２の値により１対１に対応して決定される
Ｙｉ（ｉ＝０〜７）の出力を”１”とするものである。

なお、表の中の×は、１０”と＠１”のいずれの値でも
よいことを示している。

このよりなり−フリップ・フロップ回路において、まず
、セレクト信号入力端子（２１）からセレクト信号を入
力させて、データ入力端子（６）を選択する。その後、
クロック入力端子（７）にクロックパルスＣＫが入力さ
れると、デマルチプレクサ（２２）のＥＮ入力が１１”
となり、セレクト信号によって選択されたデータ入力端
子（６）Ｋ対応する出力Ｙｉを＠１”とする。この出力
Ｙｉはデータ信号Ｄｉが入力された３ステートゲ−）　
（１０）の制御端子に接続されているので、この出力Ｙ
ｉによってデー、Ｊ１号Ｄｉのレベルはシュミット入力
のゲート（１１）に送られ、出力端子（８）から出力さ
れると共に次のクロックパルスＣＫが入力されるまでそ
の状態が保持される。

〔発明の効果〕

この発明は以上説明したように１ヒステリシス動作を行
なうためのシュミット入力のゲートと、このシューミツ
ト入力のゲートにデータを入力させるための３ステート
ゲートと、これらシュミット入力のゲートと３ステート
ゲートの接続点に接続され、３ステートゲートへのクロ
ックパルスの入力の有無に応じてこの接続点の電圧をシ
ュミット入力のゲートのヒステリシスの範囲外あるいは
範囲内の値とするための電圧調整手段とを備えたので、
少ないゲート数で１単に回路を構成することができ、多
段シフトレジスタ等の多数のフリップ・フロップ回路を
必要とするデジタル回路も小規模で容易に構成すること
ができるという効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は一
実施例の動作を示すタイミングチャート図、第３図及び
第４図はそれぞれ上述した実施例に用いたシュミット入
力のゲート及びその作用を示す説明図、第５図は他の実
施例を示す回路図、１ｉｒｉＪｒ龜亡Ｓ１こイ勧フＳり
Ｆ４亨Ｊ寡ポフ　回路図、第７図及び第８図はそれぞれ
従来のフリップ・フロップ回路の回路図及びその動作を
示すタイミングチャート図である。 図において、（１０）は３ステートゲート、　（１１）
はシュミット入力のゲート、（１２）と（１３）は抵抗
、（ＥＬ）は電源ライン、（ＧＬ）はグランドライン、
（２２）はデマルチプレクサである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）ヒステリシス動作を行なうためのシユミツト入力
   のゲートと、このシユミツト入力のゲートにデータを入
   力させるための３ステートゲートと、これらシユミツト
   入力のゲートと３ステートゲートの接続点に接続され、
   前記３ステートゲートにクロックパルスが入力されない
   ときには前記接続点の電圧を前記シユミツト入力のゲー
   トのヒステリシスの範囲内の値とし、前記３ステートゲ
   ートに前記クロックパルスが入力されたときには前記接
   続点の電圧を前記シユミツト入力のゲートのヒステリシ
   スの範囲外の値とするための電圧調整手段とを備えたこ
   とを特徴とするフリップ・フロップ回路。
2. （２）電圧調整手段はシユミツト入力のゲートと３ステ
   ートゲートの接続点と、電源ライン及びグランドライン
   との間にそれぞれ接続された２つの抵抗からなることを
   特徴とする特許請求の範囲第１項記載のフリップ・フロ
   ップ回路。
3. （３）並列に配列された複数個の３ステートゲートと、
   これら３ステートゲートの各々に選択的にクロックパル
   スを入力させるためのデマルチプレクサとを備えたこと
   を特徴とする特許請求の範囲第１項または第２項記載の
   フリップ・フロップ回路。