JPH0196699A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子ギターなどの電子弦楽器を含む各種電子
楽器に関するもので、特に、周波数制御や発音制御が良
好に行なえるようにした電子楽器に関する。

［従来の技術］ 従来より、自然楽器の演奏操作によって発生する波形信
号からピッチ（基本周波数）を抽出し、電子回路で構成
された音源装置を制御して、人工的に楽音等の音響を得
るようにしたものが種々開発されている。

例えば、特公昭５７−３７０７４号公報や特公昭５７−
５８６７２号公報にもそのような技術の開示がある。

［発明が解決しようとする問題点］ ところで、この種の電子楽器は、入力される波形信号を
そのまま使用してレベル検出をするようにして、発音（
ノートオン）、消音（ノートオフ）などの音源装置への
制御を行なっている。

従って、ギター音のような自然減衰をする波形信号を入
力して各種制御をするようなシステムでは、減衰カーブ
によって発音時間つまり発音開始から消音までの時間が
決まってしまう。その結果、速い減衰カーブの場合は、
速くノートオフ（キーオフ）が音源に指示されてしまう
。

従って、ギターなどの場合、音高が高くなると速く減衰
が°なされて発音時間が短くなってしまい、極端な場合
、演奏者がノートオフしたくないのに、勝手に音源出力
はオフしてし゛まうという現象が生じ、音楽的に不都合
が現われることとなっていた。

［発明の目的］ そこで、本発明は、減衰波形を入力しても良好な演奏効
果を得ることができ、特に、入力波形が大きいレベルで
も小さいレベルでも同様に音源′　に対する制御が行な
えるようにした電子楽器を提供することを目的とする。

［発明の要点］ 本発明は、前記目的を達成するため、入力波形を圧縮し
、広いダイナミックレンジを確保し、音源手段に対する
制御を簡単にしたものである。

具体的には、入力波形信号からピッチ抽出して対応する
周波数の音響信号を音源手段から電子的に発生するタイ
プの電子楽器において、前記入力波形信号の波高値を圧
縮する圧縮手段と、この圧縮手段の出力に従って前記音
源手段への制御行なうようにする制御手段とを具備する
ようにしたことを要点とする ［実施例］ 以下、本発明の実施例について図面を参照して説明する
が、ここでは本発明を電子ギターに適用した場合を例に
あげて説明するが、これに限らず他のタイプの電子楽器
であっても同様に適用できる。

第１図は、全体の回路を示すブロック図であり、ピッチ
抽出アナログ回路ＰＡは、詳細については後述するが、
図示しない電子ギターボディ上に張設された６つの弦に
夫々設けられ、弦の振動を電気信号に変換するヘキサピ
ックアップと、このピックアップからの出力からゼロク
ロス信号と波形信号ＺＬ、ＷＬ（ｉ−１〜６）を得ると
とも１；、これらの信号を時分割のシリアルゼロクロス
信号ＺＣＲおよびデジタル出力（時分割波形信号）ｐｌ
とに変換する変換手段例えば後述するアナログ−デジタ
ル変換器Ａ／Ｄとを備えている。

ピッチ抽出デジタル回路ＰＤは、詳細については後述す
るが、第８図のようにピーク検出回路ＰＥＤＴ、時定数
変換制御回路ＴＣＣ，波高値取込み回路ｐｖｓ、ゼロク
ロス時刻取込み回路ＺＴＳからなり、前記ピッチ抽出ア
ナログ回路ＰＡからのゼロクロス信号ＺＣＲとデジタル
出力Ｄ１とに基づき最大ピーク点または最小ピーク点を
検出し、ＭＡＸＩ、ＭＩＮＩ　（１−１〜６）を発生す
るとともに、ゼロクロス点通過でインターラット（割込
み）信号ＩＮＴをマイコンＭ　ＣＰ　ｌ：出力し、また
ゼロクロス点の時刻情報とピーク値情報例えばＭＡＸ、
ＭＩＮ及び入力波形信号の瞬時値をそれぞれマイコンＭ
ＣＰに出力するものである。なお、ピーク検出回路’Ｐ
　Ｅ　Ｄ　Ｔの内部には、過去のピーク値を減算しなが
らホールドする回路を備えている。

制御手段であるマイコンＭＣＰは、メモリ例えばＲＯＭ
およびＲＡＭを有するとともに、タイマーＴを有し、音
源発生装置ＳＯＢに与える為の信号を制御するものであ
る。音源手段である音源発生装置ＳＯＢは、音源ＳＳと
、デジタル−アナログ変換器Ｄ／Ａと、アンプＡＭＰと
、スピーカＳＰとからなり、マイコンＭＣＰからのノー
トオン（発音）、ノートオフ（消音）、周波数を変える
音高指示信号に応じた音高の楽音を放音するものである
。なお、音源ＳＳの入力側とマイコンＭＣＰのデータバ
スＢＵＳとの間に、インターフＤｉｇｉｔａｌ　　　Ｉ
ｎｔｅｒｆａｃｅ）ＭＩＤＩが設けられている。アドレ
スデコーダーＤＣＤは、マイコンＭＣＰからのアドレス
読みだし信号ＡＲが入力されたとき、弦番号の読込み信
号ＲＤＩ、時刻読込み信号ＲＤｊ　　（ｊ”１〜６）と
ＭＡＸ。

ＭＩＮのピーク値読込み信号ＲＤＡＩ　（Ｉ−１〜１２
）をピッチ抽出デジタル回路ＰＤに出力する。

第２図は、第１図のピッチ抽出アナログ回路ＰＡの詳細
を示す回路図であり、ヘキサピックアップからの各弦に
対応した入力波形信号をそれぞれローパスフィルタ（Ｌ
ＰＦ）２１〜２６の入力端子１１〜１６に入力し、ここ
で増幅されるととともに、高周波成分が除去されて基本
波形が抽出される。このローパスフィルタ２１〜２６と
しては、各弦の出力音の周波数が２オクターブ範囲内で
あって、各弦毎にそれぞれ異なるカットオフ周波数に設
定されたものを用いる。

ローパスフィルタ２１〜２６の出力すなわち、波形出力
（波高値）Ｗｌ〜Ｗ６はそのまま出力され、また波形出
力（波高値）Ｗｌ〜Ｗ６は夫々ゼロクロスコンパレータ
３１〜３６に入力され、ここで基準信号と比較されてゼ
ロクロス信号２１〜ｚ６が生成される。

このゼロクロス信号２１〜ｚ６は、アントゲ、−トａｌ
〜ａ６とオアゲート０１からなるゼロクロスパラレル−
シリアル変換回路４の入力部すなわちアンドゲートａ１
〜ａ６に後述する順次パルスΦ１〜Φ６Ｎ＝それぞれ対
応して入力され、ここでシリアルゼロクロス信号ＺＣＲ
に変換される。

この場合、変換回路４は、ゼロクロス信号２１〜ｚ６が
正のときシリアルゼロクロス信号ＺＣＲとして“１″″
を出力し、またゼロクロス信号２１〜、ｚ６が負のとき
シリアルゼロクロス信号ＺＣＲとして“０“を出力する
。

一方、ローパスフィルタ２１〜２６からの波形出力Ｗ１
〜Ｗ６はアナログゲートｇ１〜ｇ６などからなるアナロ
グパラレル−シリア、ル変換回路５の入力部すなわちア
ナログゲートｇ１〜ｇ６に与えられ、後述する順次パル
スΦ１〜Φ６にそれぞれ対応して入力され、ここでアナ
ログのシリアル信号に変換される。この場合、変換回路
５は、順次パルスΦ１〜Φ６が正のとき対応するアナロ
グゲートｇ１〜ｇ６はオープン状態となり、また順次パ
ルスΦ１〜Φ６が負のときアナログゲートｇ１〜ｇ６は
クローズド状態となる。そして、変換回路５の出力は抵
抗ｒｌ、ｒ２が接続された反転アンプ６に入力され、こ
こで正側および負側の波形がすべて正側に反転される。

−ち、変換回路４からのシリアルゼロクロス信号ＺＣＲ
は直接アナログゲートｇ７へ入力するとともに、インバ
ータ１１を介してアナログゲートｇ８のゲート−子に入
力する。そして、アナログゲートｇ８の入力端子に反転
アンプ６の出力が入力され、アナログゲートｇ８の出力
は、必ず正の値となっている。

一方、アナログゲートｇ７は、シリアルゼロクロス信号
ＺＣＲが“１２のときに開成することで、アナログゲー
トｇ１〜ｇ６をその出力端子へ送出する結果、必ず正の
値の出力となる。

°　そして、このアナログゲートｇ７．ｇ８の出力は、
圧縮手段であるログ（ｌｏｇ）変換回路７に入力され、
ここでデータがログ変換されることにより圧縮され、必
要なメモリビットが削減される。ログ変換回路７の出力
は、アナログ−デジタル変換器Ａ／Ｄ　Ｃ以下、Ａ／Ｄ
変換器と称す）８において、ＡＤ変換クりック信号ＡＤ
ＣＫの状態に応じてデジタル出力Ｄ１に変換される。

第３図は、第２図、のピッチ抽出アナログ回路ＰＡの動
作を説明するためのタイムチャートであり、順次パルス
Φ１〜Φ６は、後述するタイミングジエ°ネレーターＴ
Ｇ（３８８図参照）から出力されるが、これはそれぞれ
ＡＤ変換クりック信号ＡＤＣＫの２倍の周期毎に順番に
発生される。この順次パルスΦ１〜Φ６にあわせて発生
するシリアルゼロクロス信号ＺＣＲは各弦毎のゼロクロ
ス状態を表現し、またデジタル出力Ｄ１は、各弦毎の波
高値（ただし正の値に極性が反転されている）を表現す
る。このデジタル出力Ｄ１は順次パルスΦ１〜Φ６に対
して若干Ａ／Ｄ変換器８の変換時間だけ遅れるが、この
時間は後述のように補正される。なお、第３図において
、Ｑ５．ＭＯＳは後述する第８図に示すピッチ抽出デジ
タル回路ＰＡのタイミングジェネレータＴＧから出力さ
れるタイミング信号であり、その作用は後述する。

第４図は、第２図のピッチ抽出アナログ回路ＰＡにおけ
るログ変換回路７の具体的な回路図であり、本発明に関
連するものである。なお、図に示すものは４折線近似の
ログ変換回路であるが、これに限るものではない。

この構成は、反転アンプＯＰ３．ＯＰ４、トランジスタ
ＴＩ、Ｔ２．Ｔ３、抵抗ＲＯ，ＲＯ。

Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ，Ｒ，Ｒ／２．Ｒ／４、Ｒ
／４とからなり、抵抗Ｒ２〜Ｒ４の抵抗値は以下のよう
な電圧Ｖとなるように決める。

Ｒ２＝　（１／２）ＶＤＤ−０，６ｖ Ｒ３＝　（３／４）ＶＤＤ−０，６ｖ Ｒ４＝　（７／８）ＶＤＤ−０，６ｖ このような構成のものにおいて、 ■ＶＯＵＴ　＜　（１／２）ＶＤＤのとキハ、トランジ
スタＴ１〜Ｔ　３．はすべでオフ状態であり、この時の
増幅度Ａは次の式から４となる。

Ａ−ＶＯＬＩＴ／ＶＩＮ−Ｒ／　　（Ｒ／４）−４■　
（１／２）ＶＤＤ＜ＶＯＵＴ　　＜　　（３／４）ＶＤ
Ｄの時は、トランジスタＴ２．Ｔ３はオフであるが、ト
ランジスタＴ１のエミッタ電圧対ベース電圧が−０，６
ｖを越えるので、トランジスタＴ１がオンとなり、エミ
ッタ電流のほとんどがコレクタに流れる。このため、２
段目の反転アンプＯＰ４の帰還抵抗がＲ／２となり、増
幅度Ａが■の半分すなわち２になる。

Ａ−１／　（１／Ｒ＋　１／Ｒ）／　（Ｒ／４）＠　　
（３／４）ＶＤＤ＜ＶＯＵＴ　　＜　　（７／８）ＶＤ
Ｄの時は、トランジスタＴｌ、Ｔ２はオンとなり、Ｔ３
はオフであり、この時の増幅度Ａは次の式から１となる
。

Ａ　−１／　（１／Ｒ＋１／Ｒ＋２／Ｒ）／　（Ｒ／４
　）−１■（７／８）　ＶＤＤ＜　ＶＯＵＴ　（７）時
は、トランジスタＴ１〜Ｔ３はすべてオンなるので、増
幅度Ａは、次の式から０．５となる。

Ａ　−１／（１／Ｒ＋１／Ｒ＋２／Ｒ＋４／Ｒ）／　（
Ｒ／４）讃、０．５ ５図は゛、第４図のように構成されたログ変換回路７に
おける入力電圧ＶＩＮと出力電圧Ｖ　０１ＪＴとの関係
を示す特性図である。　　　、 第６−は、第２図の構成において、第１弦が弾かれた場
合の順次パルスΦ１と、波形出力Ｗ１と、ログ変換回路
７の入力電圧Ｖ　１．Ｎと、出力電圧Ｖ　ＯＵＴと、シ
リアルゼロクロス信号ＺＣＲのタイミングチャートであ
る。この図から明らかなように、ログ変換回路７により
データがログ圧縮され、これによりビット数を減らすニ
とができる。

第７図（ａ）、（ｂ）は、それぞれれログ変換回路７で
変換する前と変換後の弦振動エンベロニブを示すもので
１．（ａ）のような弦振動エンベロープをログ変換回路
７に入力すると、（ｂ）のようなエンベロープとなる。

ここで、注目すべき点ｊ！　１．ノートオン時間である
。（ａ）の波形をＡ／Ｄ変換器８で変換して、ある所定
の値以下をノートオフ領域とした場合のノートオン時間
と、（ｂ）のように同じしきい値Ｖノートオフした場合
、明らかにノートオン時間が長くなる。従って、弦振動
が急に減衰しても、十分それに対応する発音制御ができ
ることになる。

一方、ピッチ抽出デジタル回路ＰＤにログ変換回路７を
設けずに、つまりデジタ、小回路でログ変換を行なうこ
となく、これをピッチ抽出アナログ回路Ｉ’Ａに設けて
アナログ回路でログ変換を行っている理由は、次の通り
である。例えば、Ａ／Ｄ変換器８に８ビツトのものを用
い、第７図（ｂ）のノートオフのしきい値が３であった
とすると、第７図（ａ）で、第７図（ｂ）のようにノー
トオン時間を長くするには、３／４−０．７５の値にし
きい値を設定しなければならず、同−Ａ／Ｄ変換器では
不可能となる。もちろん、これを行なうには更に２ビッ
ト多い１０ビツトのＡ／Ｄ変換器を使用すれば可能であ
るが、これだけコストが高くなる。

第８図は、第１図のピッチ抽出デジタル回路ＰＤの概略
構成を示すブロック図であり、シリアルゼロクロス信号
ＺＣＲを入力してＭＡＸ又はＭＩＮのピーク点を検出す
るピーク検出回路ＰＥＤＴと、このピーク検出回路ＰＥ
ＤＴの時定数を変換する時定数変換制御回路ＴＣＣと、
ゼロクロス時刻取込み回路ＺＴＳと、波高値取込み回路
ＰｖＳと、種々のタイミング信号すなわち順次パルスΦ
１〜Φ６、タイミング信号ＡＤＣＫ。

Ｑ５、ＭＣ５、ＭＣを生成するタイミングジェネレータ
ＴＧとからなっており、以下これについて詳細に説明す
る。

第９図は、前記ピーク検出回路ＰＥＤＴの概念を説明す
るための図であり、第９図（ａ）はこれは１弦のうちの
例えば正側のみの回路図を示しており、原理的には各弦
に対応して第９図の回路が１２個必要である。なお、実
際には、時分割多重技術によって、同一回路を１２個設
けることなく複数の弦ついての処理を実現している。こ
の詳細については後述する。前記ピッチ抽出アナログ回
路ＰＡのログ変換回路７からのログ変換後の波形信号が
、Ａ／Ｄ変換器８に入力され、これが第８図のタイミン
グジェネレータＴＧからのＡＤ変換クりック信号ＡＤＣ
Ｋが入力される毎にデジタル出力Ｄ１に変換され、これ
が比較器４２の一方の入力端子に入力される（この値を
Ａとする）。

なお、前記Ａ／Ｄ変換器８は、第２図に示したものと同
一のものであるが、説明の便宜上第９図（ａ）にも示し
である。

前記比較器４２の他方の入力端子Ｂには後述するメモリ
４３の記憶値が入力され（この値をＢとする）、比較器
４２内において、Ａ＞Ｂのときは“Ｈ”すなわち“１°
が出力され、またこれ以外の時は、′Ｌ”すなわち“０
”が出力される。

メモリ４３には、Ａ／Ｄ変換器８の出力または後述する
減算器４４の出力が記憶可能になっており、このいずれ
かの選択は制御手段例えばデータ切替スイッチ４６によ
り可能になっている。すなわち、比較器４２か、らの出
力が“１°の時は、データ切替スイッチ４６が１”側に
切替わり、これによりＡ／Ｄ変換器８の出力がメモリ４
３にロードされ、また比較器４２の出力が“０”の時は
データ切替スイッチ４６が０＃側に切替わり、減算器４
４の出力がメモリ４３にロードされる。

一方、減算器４４の一方の入力端子には、メモリ４３か
らの記憶値がそのまま入力され（この値をＡとする）、
減算器４４の他方の入力端子には、メモリ４３の記憶値
が例えばシフター４５を通して入力されて１　／　ｎ倍
され（この値をＢとする）、減算器４４においてＡ−Ｂ
が演算され、この結果が出力端子から出力される（この
値をＳとする）。シフター４５としては、メモリ４３の
記憶値から例えば記憶値の１／２５６倍差引くものを用
いる。従って、減算器４４において、５−Ａ−Ｂ−Ａ−
（１／２５６）・Ａ（ノーマル）が演算される。勿論Ｂ
は、Ａに依存することなく一定値であってもよい。しか
し、上式によれば、指数的にＳは変化することとなり、
良好な特性が得られる。

このような構成となっているので、比較器４２において
第９図（ｂ）に示す波形信号（４２の入力）が入力され
ると、図のようなＭＡＸピーク検出信号が比較器４２か
ら出力（４２の出力）される。すなわち、比較器４２の
入力であるＡ／Ｄ変換器８の出力が基準電位から立上る
際に、比較器４２の出力が立上り“１°となり１．この
比較、器４２の入力がメモリ４３の記憶値を下まわると
、立ち下がり“０“となるとともに、次にＡ／Ｄ変換器
８の出力が負の半波に移り、これから正側に移っていき
メ号り４３の記憶値に達したとき、比較器４２の出力が
立上り“１”となり、Ａ／Ｄ変換器８の出力がＭＡＸの
ピーク点に達したとき比較器４２の出力は立ち下が□す
“０“となる。このようにして４２の入力のＭＡＸのピ
ーク点を検出できる。なお、前記シフター４５の代りに
除算器を用いてもよい。

第１８図は、第９図の作用効果を説明するための図で、
（ａ）は入力波形信号が大きい場合のピークとゼロクロ
スの関係を示すタイミングチャートであり、また（ｂ）
は入力波形信号が小さい場合のピークとゼロクロスの関
係を示すタイミングチャートである。（ａ）、（ｂ）の
いずれの入力波形の場合であってもピーク、ゼロクロス
を検出できる。

すなわち、第１８図（ａ）には、２倍音を含む入力゛波
形が示されており、本実施例によれば、後述の説明から
も明らかなようにピーク点直後のゼロクロス点どおしの
時間が計測されるので、倍音が除去されて周期検出が行
なえる（同図のＴが周期）。

ところで、（ｂ）の場合においても、（ａ）の場合と同
様に倍音除去をするにはメモリ４３の減少率を変えねば
ならない。つまり、入力波形が大きいときは速く、入力
波形が小さいときは遅（しなければならない。そこで、
本実施例においては、指数カーブによつてメモリ４３の
内容を減衰することにより、（ａ）の場合も、（ｂ）の
場合同様に、倍音除去が良好に行なわれる。

第１０図は、第８図および第９図のピーク検出回路ＰＥ
ＤＴの具体例を示す回路であり、メモリ゛４３例えば１
２ビツトの１２個のシフトレジスタ（６弦Ｘ最大（正）
、最小（負）の２つのピークホールドのため１２個必要
）で記憶されている記憶値をゲー）ＧＡＴＥに入力し、
ゲート制御回路ＧＡＴＥＣからの制御信号ＰＲにより開
閉制御されて、このゲートＧＡＴＥの出力がシフター４
５に印加され、シフター４５の出力は減算器４４の一方
の入力端子に入力され、減算器４４の他方の入力端子に
はメモリ４３からの記憶値が入力される。前記メモリ４
３のクロック端子ＣＫには、第８図のタイミングジェネ
レータＴＧからのタイミング信号ＭＯ５が入力され、こ
の立ち上りエツジで右回転する。また、前記シフター４
５は例えば１／２５６　（８ビツトシフト）又は１／１
６（４ビツトシフト）のいずれかにシフト動作が切替え
可能になっており、こみ切替えは時定数チェンジ信号Ｇ
Ｘにより行なわれる。

ゲート制御回路ＧＡＴＥＣは、２ビツトのカウンターＣ
ＯＷ、オアゲートＯＲＩ〜ＯＲ４、アンドゲートａｌｏ
、ａｌｌとからなり、いまカウンターＣＯＷの入力端子
には、順次パルスΦ１が入力されるため、オアゲートＯ
Ｒ２に入力される順次パルスΦ１．Φ２はそのままオア
ゲー）ＯＲ１を介して制御信号ＰＲとして出力し、第１
１図のタイミングチャートに示すごとくなる。同様にΦ
３．Φ４はアンドゲートａｌｌを介して出力するため、
ＱＡの出力が“１°である周期のみ、つまり２回に１回
制御信号ＰＲとして出力し、またΦ５．Φ６は同様にＱ
Ａ、ＱＢがともに１”であるとき、つまり４回に１回制
御信号ＰＲとして出力され、これがゲー）ＧＡＴＥの開
成信号となる。従って、第１弦と第２弦については、毎
サイクル減算器４４による減算動作がなされ、第３弦と
第４弦については、２サイクルに１回減算動作がなされ
、第５弦と第６弦については、４サイクルに１回減算動
作がなされる。これは、高音側の（つまり第１弦側）の
弦振動は急速に減衰し、逆に低音側の（つまり第６弦側
）の弦振動はゆるやかに減衰することに基づくものであ
る。

即ち、第１弦、第２弦のメモリ４３の内容の減少レート
は大で、逆に第５弦、第６弦のメモリ４３の内容の減少
レートは小で、第３弦、第４弦のメモリ４３の内容の減
少レートは中である。勿論、各弦毎にその比率を変えて
もよく、あるいは　−第１〜第３弦と、第４〜第６弦と
の２つにレートをわけてもよい。そして、前記制御信号
ＰＲがハイレベルとなるタイミングで開成するゲートＧ
ＡＴＨの出力（つまりメモリ４３の読みだし出力）は、
シフター４５へ与えられる。このシフター４５は時定数
チェンジ信号ＧＸによって前述の通りシフト動作が切替
られため、減算器４４では次の演算が行なわれる。

時定数チェンジ信号ＧＸが０のときは、Ｓ−Ｒ（１−１
／２５６）　−１ が演算され、また、時定数チェンジ信号ＧＸか１のとき
は、 Ｓ−Ｒ（１−１／１６）−１ が演算される。減算器４４には、キャリインの入力端子
ＣＩＮを備えており、これにより減算器４４の他方の入
力端子すなわちＢ側が０となっても出力を減少させるた
めである。

なお、厳密に、減算器４４の減算動作をゲート制御回路
ＧＡＴＥＣからの制御信号ＰＲに同期させて行なわせる
のであれば、前記キャリーインの入力端子ＣＩＮには前
記制御信号ＰＲをあたえればよい。このようにすれば、
上式の「−１」の演算も必ず、ゲー）ＧＡＴＥｌ及びシ
フター４５を介してメモリ４３の内容が減算器４４に与
えられる都度実行されることになる。

そして、オアゲートＯＲ５から１１”が与えられるとき
、減算器４４の出力のうちの上位８ビツトがデータ切替
スイッチ４６を介して、メモリ４３へ入力され、下位４
ビツトはアンドゲートａ７〜ａｌＯを介してメモリ４３
に入力される。

また、オアゲー）ＯＲ５から′０”が与えられとき、Ａ
／Ｄ変換器８から新たなデジタル出力Ｄ１がデータ切替
スイッチ４６を介して、メモリ４３へ入力されることに
なる。これは、−前記オアゲートＯＲらの出力が、デー
タ切替スイッチ４６の入力端子ＳＥおよび前記アンドゲ
ートａ７〜ａｌＯに夫々入力されることに基づくもので
ある。

そして、比較器４２の一方の入力端子Ａには、Ａ／Ｄ変
換器８からのデジタル出力Ｄ１が入力され、また、他の
入力端子Ｂにはメモリ４３からの記憶値（上位８ビツト
）が入力される。比較器４４の一方の入力端子Ａに入力
されるデジタル出力Ｄ１は、データ切替スイッチ４６の
他方の入力端子にも入力される。前記比較器４２の出力
は、インバータＩＶＩを介してオアゲートＯＲ５の一方
の入力端子に入力され、オアゲートＯＲ５の他方の入力
端子には排他論理和回路ＥＸからの出力が入力される。

そして、この排他論理和回路ＥＸの入力端子には前記ピ
ッチ抽出アナログ回路ＰＡからのシリアルゼロクロス信
号ＺＣＲと、タイミングジェネレータＴＧからのＡＤ変
換タイミング信号ＡＤＣＫとが入力される。従って、Ｚ
ＣＲとＡＤＣＫが一致のとき、排他論理和回路ＥＸの出
力が“０′となる。

そして、この排他論理和回路ＥＸの出力が′０”、すな
わち、ＺＣＲとＡＤＣＫが一致したときであって、新デ
ジタル出力Ｄ１がメモリ４３の記憶値を上回ると、オア
ゲートＯＲ５の出力が“Ｏｍとなり、上述のごとく新デ
ジタル出力Ｄ１がメモリ４３にデータ切替スイッチ４６
を介してロードされる（そのとき下位４ビツトはゼロの
入力となる）。また、排他論理和回路ＥＸの出力が０１
”すなわち、ＺＣＲとＡＤＣＫが不一致のときは、オア
ゲートＯＲ５の出力が“１”となるので、メモリ４３に
は、減算器４４の出力が与えられ、新デジタル出力Ｄ１
が入力されることはない。

同様に、ＺＣＲとＡＤＣＫが一致しても比較器４２がＡ
＜Ｂのときは、オアゲートＯＲ５の出力が“１”なので
、メモリ４３には新デジタル出力Ｄ１が与えられない。

前記シリアルゼロクロス信号ＺＣＲは、比較器４２の出
力、パルスジェネレータＴＧからタイミング信号Ｑ５．
ＡＤＣＫとともに、シリアル−パラレル変換回路のアン
ドゲートＡ１〜Ａ４にそれぞれ入力され、このアンドゲ
ートＡ１〜Ａ４の出力と前記タイミングジェネレータＴ
Ｇのからの順次パルスΦ１．Φ２１・・・Φ６とともに
、アンドゲートａｌ１ｍａｘ、ａ１２ｍａｘ。

…ａ６２ｍａｘ、　　ａｌｌｍｉｎ、　　ａ１２ｍｉｎ
。

・・・ａ６２ｍｉｎに入力され、これらアンドゲートａ
ｌ１ｍａｘ、ａｌ１ｍｉｎ、　・ａ６２ｍｉｎの出力は
、フリッププロップＦＦ１ａ、ＦＦ１ｂ。

・・・ＦＦ６ｂに入力され、ここでパラレルのＭＡＸＩ
、ＭＩＮＩ　　（１−１〜６）のピーク信号に変換され
る。なお、ＡＤ変換クりック信号ＡＤＣＫが′１”のと
きは、アップ用（正側）のアンドゲートＡｌ、Ａ２の出
力が１ｍとなり、またＡＤ変換クりック信号ＡＤＣＫが
“Ｏｍのときは、ダウン用（負側）のアンドゲートＡ３
゜Ａ４の出力が１ｍとなる。

即ち、アンドゲートＡ１は、シリアルゼロクロ、大信号
ＺＣＲが“１ｍで、かつ比較器４２の出力が“０”のと
きＭＡＸＩ　（１−１〜６）の出力をローレベルにすべ
（ＡＤ変換クりック信号ＡＤＣＫ、Ｑ５が夫々′１”の
ときに“１″出力をアンドゲートａｌ　１　ｗａｘ　　
（１−１〜６）に与え、ブリップフロップＦＦ１ａ−Ｆ
Ｆ６ａのいずれかをリセットする。

同様に、アンドゲートＡ２は、シリアルゼロクロス信号
ＺＣＲが“１”で、かつ比較器４２の出力が′１”のと
きＭＡＸＩ　（１−１〜６）の出力をハイレベルにすべ
くＡＤ変換クりック信号ＡＤＣＫ、タイミング信号Ｑ５
が夫々“１”のときに“１”出力をアントゲ−）　ａ　
１２ｉａｘ　　（１−１〜６）に与え、フリップフロッ
プＦＦ１ａ−ＦＦ８ａのいずれをセットする。

また、アンドゲートＡ３は、シリアルゼロクロス信号Ｚ
ＣＲが“０”で、かつ比較器４２の出力が“０”の時Ｍ
ＩＮＩ　（１−１〜６）をローレベルにすべくＡＤ変換
クりック信号ＡＤＣＫが０”で、Ｑ５が“１°のときに
″１２出力をアントゲ−）ａ１２ｍｉｎ　　（１−１〜
６）に与え、フリップフロップＦＦ１ｂ−Ｆｅｂのいず
れかをリセットする。

アンドゲートＡ４は、シリアルゼロクロス信号ＺＣＲが
′０”で、かつ比較器４２の出力が“１”のとき、ＭＩ
ＮＩ　（１−１〜６）をハイレベルにすべくタイミング
信号ＡＤＣＫが０”、Ｑ５が“１”のときに“１”出力
をアンドゲートａ　１２ｍＩｎ　　（ｌ　−１〜６）へ
与え、フリップフロップＦｌｂ−Ｆｅｂのいずれかを□
セットする。

第１５図は、第１０図の動作を説明するため″のタイミ
ングチャートであるが、この図は、フリップフロップＦ
Ｆ１ｂからＭＩＮｌのピーク信号が出力される場合を示
している。タイミング信号ＭＯ５の上りエツジの周期で
減算器４４のＡ入力端子に、メモリ４３で記憶されてい
る記憶値が入力され、ＩＵ（第１弦の正側）、ＩＤ（第
１弦の負側）、・・・６Ｄ（第６弦の負側）の順序で入
力され、減算器４４のＢ入力端子には、順次パルスΦ１
〜Φ６により得られる制御信号ＰＲの状態によりゲー）
ＧＡＴＥが開閉制御され、所定のレートでメモリ４３の
記憶値がシフター４５でビットシフトされた後入力され
る。比較器４２の出力は、Ａ／Ｄ変換器８からのデジタ
ル出力Ｄ１が前記減算器４４のＡ入力端子に入力される
メモリ４３の記憶値より大きいときのみ“１°として出
力される。また、フリップフロップＦＦ１ｂは、タイミ
ング信号Ｑ５が′１１のときで、かつＡＤ変換クりック
信号ＡＤＣＫが“０１のとき、セットタイミング信号が
得られてセット状態となり、このときフリップフロップ
ＦＦ１ｂの出力端子ＱからＭＩＮｌのピーク信号が出力
される。同様に、他のフリップフＯ−／ブＦ　Ｆｌａ、
　Ｆ　Ｆ２ａ−Ｆ　Ｆ６ａｓ　Ｆ　Ｆ２ｂ　〜ＦＦｅｂ
も動作する。

このようにして、フリップフロップＦＦ１ａ〜ＦＦｅｂ
より、ＭＡＸＩ〜ＭＡＸ６のピーク信号が、フリップフ
ロップＦＦ１ｂ−ＦＦ６ｂよりＭＩＮＩ〜ＭＩＮ６のピ
ーク信号がそれぞれパラレルに出力されることになる。

第１２図は、ピッチ抽出デジタル回路ＰＤ（第１図）を
構成している時定数変換制御回路ＴＣＣ（第８図）の構
成を示すブロック図であり、ここに第１弦に対応する１
回路分しか示されていないが、実際にはこの回路と同じ
ものが６回路ある。レジスタ（ＭＲＥＧ）ＲＧは、書込
み信号ＷＲ１が人力されることにより、マイコンＭＣＰ
からのデータが書込まれる。この場合、初めに速く波形
の振動を検知するため、ノートオフ時に当該弦の最高音
フレットに相当する最高音周期、次に弦振動が検知され
ると、倍音を拾わないために当該弦の開放弦周期つまり
最低音周期、最後に当該弦の振動周期が検知されると、
その音階周期が書き込まれる。

一方、ピーク検出回路ＰＥＤＴからのＭＩＮｌ（第１６
図）は、インバータＩＶ４を介してＭＩＮ１タイマーＴ
Ｍ１のクリア端子ＣＬに入力され、またピーク検出回路
ＰＥＤＴからのＭＡＸｌ（第１６図）は、インバータＩ
Ｖ３を介してＭＡＸタイマーＴＭ２のクリア端子ＣＬに
入力され、タイマーＴＭＩ、ＴＭ２はＭＩＮ、！−ＭＡ
Ｘがそれぞれ“１”の時クリアされる。タイマーＴＭ１
．７Ｍ２の出力は、前記コンパレーターＣＯ１゜ＣＯ２
のＡ入力端子にそれぞれ入力され、ここで前記レジスタ
ＲＧの出力とそれぞれ比較され、Ａ入力端子とＢ入力端
子の両人力が一致したとき、それぞれから出力される信
号がクロック信号としてＤ形フリップフロップＦ２．Ｆ
ｌのＣＫ端子に入力される。フリップフロップＦ２．Ｆ
ｌのＣＬ端子には前記インバータＩＶ４．ＩＶ３の出力
が人力され、ＭＩＮＩ、ＭＡＸＩのピーク信号が１″の
ときクリアされる。そして、フリップフロップＦｌ、Ｆ
２の出力は３入力端子付のアンドゲートＡ５．Ａ６の第
１入力端子に入力され、アンドゲートＡ５．Ａ６の第２
入力端子に、それぞれＡＤ変換クりック信号ＡＤＣＫが
入力されるとともに、第３入力端子に順次パルスΦ１が
入力される。そして、アンドゲートＡ５．Ａ６の出力は
、オアゲートＯＲ６に入力され、この出力はオアゲート
ＯＲ７に入力される。なお、図に示すとおり、前記アン
トゲ−）Ａ５には、ＡＤ変換クりック信号ＡＤＣＫが直
接、アントゲ−）Ａ５には同信号が反転して印加される
。

このような回路において、ＡＤ変換クりック信号ＡＤＣ
Ｋが′１１で、フリップフロップＦ１が“１”でさらに
順次パルスΦ１が′１“の時は、アンドゲートＡ５から
出力が生じ、また、ＡＤ変換クりック信号ＡＤＣＫが“
０”で、フリップフロップＦ２が“１”でさらに順次パ
ルスΦ１が“１”の時は、アンドゲートＡ６から出力が
生じ、このＡ５．Ａ６のいずれかの出力が生じたときオ
アゲートＯＲ６から出力が生じ、これによりオアゲート
ＯＲ７から時定数チェンジ信号ＧＸが生じる。この時定
数チェンジ信号ＧＸは、通常“０”であるが、レジスタ
ＲＧの時間経過すると、“１″となり、第１０図に示し
）たシフター４５の段数を切替えることにより、メモリ
４３の当該レジスタの内容、いまの場合は第１弦の正も
しくは負のピーク、値を高速でダンプする（第１６図）
。

第１３図は、前記ピッチ抽出デジタル回路ＰＤ（第１図
）を構成しているゼロクロス時刻取込み回路（第８図）
Ｚ’ＴＳを具体的に示す回路図であり、図では６回路の
うちの１回路分つまり、第１弦に対応する回路しか示さ
れていない。ピーク検出回路ＰＥＤＴからのＭＡＸｌは
Ｒ−ＳフリップフロップＦ３のＲ入力端子に入力され、
このＳ入力端子には第１弦のゼロクロス信号ｚ１がイン
バータＩＶ５を介して入力され、フリップフロップＦ３
のＱ出力端子からの出力（第１７図の５１）は、Ｄ形フ
リップフロップＦ５のＤ入力端子に入力される。また、
ピーク検出回路ＰＥＤＴからのＭＩＮＩはＲ−Ｓフ？ツ
ブフロップＦ４のＲ入力端子に入力され、このＳ入力端
子には第１弦のゼロクロス信号ｚ１が入力され、フリッ
プフロップＦ４のＱ出力端子からの出力（第１７図の５
２）は、Ｄ形フリップフロップＦ６のＤ入力端子に入力
される。フリップマロツブＦ５．Ｆ６のＣＫ端子には、
第８図のタイミングジェネレーイＴＧからのクロック信
号ＭＣがそれぞれ入力され、この上りエツジでＤ入力端
子から信号をそれぞれ取込み、これをＱ出力端子から出
力し、アンドゲートＡ７．Ａ８の一方の入力端子に入力
中れる。。

アンドゲートＡ７．Ａ８の他方の入力端子には、フリッ
プフロップＦ３．Ｆ４の出力端子ｑからの出力が入力さ
れる。

前記アンドゲートＡ７．Ａ８の出力（第１７図の５３と
５４）は、夫々ノアゲートＮＯＨに入力されるとともに
、Ｒ−ＳフリップフロップＦフのＳ、Ｒ入力端子に入力
され、ノアゲートＮＯＲの出力（第１７図の５５）は、
Ｄ形フリップフロップＦ８のＣＫ端子ならびにＤ形フリ
ップフロップＦ９のＣＫ端子に入力され、フリップフロ
ップＦ７の出力（第１７図の５６）はフリップフロップ
Ｆ９のＤＯ人、力端子に入力される。フリップフロップ
Ｆ８のＣＬ端子およびＦ９のＯＥ端子には、第１図のデ
コーダーＤＣＤからの時刻読込み信号ＲＤＩ　（第１７
図）がそれぞれ入力される。フリップフロップＦ９のＤ
１〜Ｄ１５の入力端子にはタイムベースカウンタＣ０Ｗ
２の出力が入力され、フリップフロップＦ８のＤ入力端
子には、基準電圧ＶＤＤが印加されている。ゲートＧＡ
ＴＥ２の入力端子には、フリップフロップＦ８（第１弦
に対応する回路）の出力（第１７図の５７）と、他の第
２１弦〜第６弦の対応するフリップフロップ（図示しな
い）との・出力がそれぞれ入力され、ゲートＧＡＴＥ２
のＯＥ端子には、弦番号読込み信号ＲＤＩが入力され、
ゲートＧＡＴＥ２の出力は、マイコンパスＢＵＳを介し
てマイコンＭＣＰに入力される。アンドゲートＡ９の入
力端子には、前記第１弦に対応するノアゲー）ＮＯＲ出
力及び第２〜第６弦に対応するノアゲート（図示しない
）出力が入力され、これによりアンドゲートＡ９から余
弦について共通のインタラブド信号（割込み信号）ＩＮ
ＴがマイコンＭＣＰへ出力される。

第１７図は、第１３図のゼロクロス時刻取込み回路のＺ
ＴＳの動作を説明するためのタイミングチャートであり
、図中ＭＣはフリップフロップＦ５．Ｆ６およびカウン
タＣ０Ｗ２に入力されるクロック信号、ＭＡＸＩ、ＭＩ
ＮＩはピーク検出回路ＰＥＤＴからの検出信号、ｚｌは
第１弦のゼロクロス信号であり、５１はフリップフロッ
プＦ３の出力、５２はフリップフロップＦ４の出力、５
３はアンドゲートＡ７の出力、５４はアンドゲートＡ８
の出力、５５はノアゲートＮＯＲの出力、５６はフリッ
プフロップＦ７の出力、５７はフリップフロップＦ８の
出力を示し、ＲＤｌは時刻読み込み信号、ＩＮＴ（５５
と同じ）は割込み信号である。

第１３図および第１７図において、ＭＡｘｌによりフリ
ップフロップＦ３がリセット状態でゼロクロス信号Ｚ１
が“１”から“０”へ変化してフリップフロップＦ３に
入力されると、フリップフロップＦ３の出力５１が′１
”となるとともに、フリップフロップＦ５の出力（クロ
ック信号ＭＣが入力状態であるため）が４１′から′０
”となり、アンドゲートＡ７からクロック信号ＭＣの幅
のワンショットパルス出力５３が生じることからＭＡＸ
Ｉの次のゼロ点が検出される。

また、ＭＩＮｌによりフリップフロップＦ４がリセット
状態でゼロクロス信号ｚ１がフリップフロップＦ４に′
０°から“１゛へ変化して入力されるとき、フリップフ
ロップＦ４の出力５２が１１となるとともに、フリップ
フロップＦ６の出力（クロック信号ＭＣが入力状態であ
るため）が′１１から′０”となり、アンドゲートＡ８
からクロック信号ＭＣの幅のワンショットパルス出力５
４が生じることからＭＩ　Ｎｌの次のゼロ点が検出され
る。

アンドゲートＡ７からの出力により、フリップフロップ
Ｆ７がセットされ、またアンドゲートＡ８の出力により
フリップフロップＦ７かリセットされ、このフリップフ
ロップＦ７の出力はフリップフロップＦ９の最下位ビッ
ト入力端子Ｄｏに入力される。従って、ピークの極性（
正ならば１１″、負ならば′０ゝ）が決まる。一方、ノ
アゲートＮＯＲは、アンドゲートＡ７．Ａ８からの出力
のいずれかが１１ｍのとき“０”出力を生じることから
、アンドゲートＡ９から割込み信号ＩＮＴがマイコンＭ
ＣＰに出力され、これによりマイコンＭＣＰから先ず、
割込み信号ＩＮＴを発生した弦の番号（弦ナンバ）を知
るべくゲートＧＡＴＥ２へ弦番号読込み信号ＲＤＩを与
え、弦番号の確認の後、対応する弦のフリップフロップ
Ｆ９の内容の読みだしを行なうべく時刻読込み信号ＲＤ
Ｉ〜ＲＤ６とのいずれかを与える。そのタイミングで、
フリップフロップＦ８がクリアされるとともに、既にゼ
ロクロス点通過時にフリップフロップＦ９にラッチされ
ているタイムベースカウンタ（第１３図のタイムベース
カウンタＣ０Ｗ２）の時刻が読みだされ、これがマイコ
ンパスを介してマイコンＭＣＰに出力される。この結果
、指定された弦ナンバのゼロクロス時刻（フリップフロ
ップＦ９のＱ１〜Ｑ１５の内容）が、正側信号（Ｕ）と
負側信号（Ｄ）とを区別してゼロクロス時刻が読みださ
れる。

第１４図は、ピッチ抽出デジタル回路ＦＤ（第１図）に
おける波高値取込み回路（第８図）の具体的な回路図で
あり、Ａ／Ｄ変換器８のデジタル出力Ｄ１は、Ｄ形フリ
ップフロップＦｉｌ〜Ｆ１６のＤ入力端子に人力され、
例えばそのデジタル出力Ｄ１が第１弦に関してのもので
あれば、ＣＫ端子に順次パルスΦ１をインバータ■ｖ１
１介して入力されるフリップフロップＦｉｌに読みこま
れる。そして、そのＱ出力端子からの出力は、Ｄ形フリ
ップフロップＦ２１．Ｆ２２のＤ入力端子にそれぞれ入
力されるとともに、ゲートＧＡＴＥ２３に入力される。

このゲートＧＡＴＥ２３のＯＥ端子には、読今出し信号
ＲＤＡ１２がマイコンＭＣＰより与えられ、マイコンＭ
ＣＰの処理にあわせて、その時点の瞬時値をマイコンＭ
ＣＰは取込むことができるようになる。

また、フリップフロップＦ１の出力を最大ピーク時点で
読み込むためのフリップフロップＦ２１のＣＫ端子は、
ピーク検出回路ＰＥＤＴからのＭＡＸＩがインバータＩ
Ｖ２１を介して入力され。また、フリップフロップＦ１
の出力を最小ピーク時点で読込むために、ピーク検出回
路Ｐ　Ｅ　Ｄ　Ｔカラ（７）Ｍ　Ｉ　Ｎ　１１）＜イ＞
バーク１ｖ２２を介してフリップフロップＦ２２のＣＫ
端子に入力される。フリップフロップＦ２１．Ｆ２２の
出力端子Ｑからの出力は、それぞれゲー）ＧＡＴＥｌｌ
およびＧＡＴＥ　１２に入力され、ＧＡＴＥｌｌのＯＥ
端子には、ＭＡＸ値の読込み信号ＲＤＡＩが入力され、
ゲートＧＡＴＥ１２のＯＥ端子には、ＭＩＮＩ値の読込
み信号が入力され、ゲートＧＡＴＥＩＩ、ＧＡＴＥ１２
の出力がマイコンパスＢＵＳを介してマイコンＭＣＰに
入力される。他の弦についても、フリップフロップＦ１
２〜Ｆ１６、Ｆ２３〜Ｆ３２、ゲートＧＡＴＥ２４〜Ｇ
ＡＴＥ２８、インバータＩｖ１２〜！ｖ３２が、上述し
た第１弦についてと同様に構成される。

いま、第１４図において、フリップフロップＦｉｌ〜Ｆ
１６にＡ／Ｄ変換器８のデジタル出力Ｄ１が“１”が共
通に印加され、順次パルスΦ１゜Φ２．・・・Φ６が“
１”から′０“へ変化すると、その時点のデジタル出力
Ｄ１が、順次パルスΦ１〜Φ６の対応するフリップフロ
ップＦｉｌ〜Ｆ１６のいずれかにラッチされる。つまり
、各弦毎に時分割的にに入力する波形信号が対応するフ
リップフロップＦｉｌ〜Ｆ１６ヘセツトされる。

そして、このデジタル出力Ｄ１は、フリップフロップＦ
２１〜Ｆ３２、さらにはこれらを介してゲートＧＡＴＥ
ＩＩ〜ＧＡＴＥ２２あるいはゲートＧＡＴＥ２３〜ＧＡ
ＴＥ２８に入力され、ピーク値読込み信号ＲＤＡＩ　（
１−２，４，・・・１２）が入力されと、負のピーク値
ＭＩＮＩ〜ＭＩＮ１６が読みだされ、またピーク値読込
み信号ＲＤＡ　１（１−１，３，・・・１１）が入力さ
れると、正のピーク値ＭＡＸＩ〜ＭＡＸ６が読み出され
、さらに、ピーク値読込み信号ＲＤＡＩ　（１−１３〜
１８）が入力されると、その時点での波高値がマイコン
パスを介してマイコンＭＣＰに出力される。なお、ＭＡ
Ｘ、ＭＩ　Ｎ、波高値は、発音（ノートオン）の制御、
消音（ノートオフ）の制御に使用される。

即ち、マイコンＭＣＰは、ピッチ抽出デジタル回路ＰＤ
から、割込み信号ＩＮＴを受ける毎に、ゼロクロス時刻
取込み回路ＺＴＳ　（第１３図）より、割込み信号ＩＮ
Ｔを発生した弦についてのゼロクロス点時刻を上述した
ように読みだし、また、波高値取込み回路ｐｖｓ　＜第
１４図）より、前記割込み信号ＩＮＴを発生する直前の
ピークレベル（正の場合と負の場合とがあるので、それ
も指定して）を読みだす。

このような動作を繰返すことによって、マイコンＭＣＰ
はゼロクロス点時刻間の長さを求めることができ、その
結果弦振動の周期の抽出を可能とする。また、ピークレ
ベルあるいは瞬時レベルによって、発音開始、消音開始
のタイミングをマイコンＭＣＰは知ることができる。従
って、マイコンＭＣＰは、上述の如くして得た各情報よ
り、音源ＳＳに対し、音高指定、音量指定、発音開始１
、消音開始の指示を行なうことができる。また、周期情
報は、発ｄ開始後も刻々求まるので、発音開始後の弦操
作（例えば、チョーキング）やトレモロアームなどの操
作による周波数変更に対しても、リアルタイムで応答で
きる。

さて、本実施例によれば、既に説明したとおり（第７図
（ｂ）参照）、発生してから消音するまでの期間が長く
なり、演奏者が意図しないタイミングで出力音が消音す
るといったことの改善が図れる。

また、このほか、マイコンＭＣＰが以下のような処理を
施して音源ＳＳを制御するといった場合についても改善
が図れる。

即ち、先ずリラティブオフ（ｒｅｌａｔｉｖｅ　ｏｆ’
ｆ）の処理が簡単化される。ここで、リラティブオフと
は、弦を離すなどによって、弦振動のレベルが、前回検
出波高値（ピーク値）と、今回検出した波高値（ピーク
値）との差が所定値より大であれば、つまり、波高値が
極端に減少した場合は、消音操作を演奏者が行なったと
みなし、ノートオフ処理を行なうことを言う。しかしな
がら、この場合、第７、図（ａ）のように、実際の振動
波形のエンベロープは、振動の開始時には急速に減衰し
、その後はゆるやかなものとなり、このような実際の（
ログ変換前の）波形にて、弦振動の初期には大きく、そ
の後は（徐々に）小さくするなどの変更を行なわねばな
らないという問題が生じる。もし、そのように、前記所
定値を変えなければ、自然減衰でもリラティブオフとみ
なしてしまうといった問題が生じる。このような問題を
、ログ変換後の波形にて同様なりラティブオフ処理をす
れば、つまり、第７図（ｂ）の如く波形が変化するので
、波形の変化に対して前記所定値を変化、させなくても
よくなるという利点が生じる。。

また、リラティブオン（ｒｅｌａｔｌｖｅ　ｏｎ）の処
理も簡単化できる。ここで、リラティブオンとは、弦を
トレモロ奏法によって続けて弾いたときのノートオン処
理に関するものである。しかしながら、この場合も、前
回検知した波高値（ピーク値）と、今回検知した波高値
（ピーク値）との差が所定値より大であれば、つまり波
高値が極端に増大した場合は、再発音開始のための操作
を演奏者がおこなったものとみなし、再度ノートオンを
行なわねばならない。この場合も、前記所定値を、実際
の波形を使用すると波形のレベルに合せて変更しなけれ
ばならぬという問題がある。例えば、波高値が大き４な
ときは、前記所定値が大でなければならぬということに
なる。このようなことも、ログ変換後の波形を用いるこ
とにより、前記所定値を変更することなく、リラティブ
オン処理が行なえる。

その他、共振除去や倍音除去などの各種処理において、
前回検出した波高値（ピーク値）と今回、検出した波高
値（ピーク値）との比較などの波高値の比較をする場合
に、スレッシニホールドレベルを、波高値レベルが大き
なとき、小さなときとで変更するといった複雑な制御し
なくてよくなるという利点がある。

なお、前記実施例では、本発明を電子ギターに適用した
ものであったが、その他のタイプの電子楽器に適用可能
であることは言うまでもなく、弦の数などの変更に合わ
せて上述した回路を適宜変更可能である。

また、前記実施例では、正（最大）のピークと負（最小
）のピークとの双方を求めるようにしたが、いずれか一
方からでも周期情報を求めることができ１．双、方を検
出する必要はない。勿論、双方を求めれば、応答性、ピ
ッチ抽出の精度などの点で、一方のみを求めるよりも優
れてくることは言うまでもない。

更に、前記実施例では、ピーク点の次、（直後）のゼロ
クロス点で、マイコンＭＣＰに割込み（ＩＮＴ）をかけ
、そのようなゼロクロス点間の時刻情報に基づき、弦振
動のピッチの抽出を行なうようにしているが、それに限
られるものではなく、ピーク点毎つまり最大ピーク点と
最小ピーク点間との少なくとも一方を求めて、その時間
情報によりピッチ抽出をしてもよい。要は、各種手法に
よってピッチ抽出するものであれば、本発明を適用可能
である。

加えて、前記実施例においては、第４図に示したように
アナログ回路にて、ログ変換を構成したが、その近似折
線数も増加すれば、それだけ良好な変換特性が得られる
ことになり、実施例に限られるものではない。また、上
述したものように、アナログ領域でかかる変換をしてい
るが、コストアップを無視すれば、デジタル領域でも行
なえ、その場合ログ変換テーブルを使用するテーブルル
ックアップ方式を採用することも可能である。また変換
は、ログ変換に限られるもので稈なく、波高値が圧縮さ
れる変換であればよい。

［発明の効果］ 本発明は上述したとおり、入力波形信号として減衰波形
を使用しても、この波形信号の波形を圧縮する圧縮手段
の出力に従って、発音、消音そ６他の制御行なうため、
発音時間が長くなるなどによって良好な演奏効果が得ら
れ、また波形が大のレベルでも小のレベルでも、同等パ
ラメータの変更をすることなく同様に処理し得るので、
制御の簡単化が図れるという利点がある。

【図面の簡単な説明】

第１図は本発明による実施例の全体の概略構成を示すブ
ロック図、第２図は第１図のピッチ抽出アナログ回路の
具体例を示す回路図、第３図は第２図の動作を説明する
ためのタイムチャート、第４図は第２図のログ変換回路
の具体例を示す回路図、第５図は第４図の特性を説明す
るための図、第６図は第２図の動作を説明するためのタ
イミングチャート、第７図は第２図の動作を説明するた
めの特性図、第８図は第１図のピッチ抽出デジタル回路
の概略を示すブロック図、第９図および第１０図はいず
れも第８図のピーク検出回路の概略構成を示すブロック
図および具体的な回路図、第１１図は第１０図のゲート
制御回路の動作を説明するためのタイミングチャート、
第１２図〜第１４図はそれぞれ第８図の時定数変換回路
の具体的な回路図、ゼロクロス時刻取込み回路の具体的
な回路図、波高値取込み回路を具体的に示す回路図、第
１５図〜第１８図はいずれも本発明の実施例の動作を説
明するためのタイミングチャートである。 ＭＣＰ・・・マイコン、ＳＳ・・・音源、ＰＥＤＴ・・
・ピーク検出回路、ＴＣＣ・・・時定数変換回路、ｐｖ
ｓ・・・波高値取込み回路、ＺＴＳ・・・ゼロクロス時
刻取込み回路、７・・・ログ変換回路、８・・・Ａ／Ｄ
変換器。 出願人代理人　弁理士　鈴江武彦

Claims (4)

【特許請求の範囲】
1. （１）入力波形信号からピッチ抽出して対応する周波数
   の音響信号を音源手段から電子的に発生するタイプの電
   子楽器において、 前記入力波形信号の波高値を圧縮する圧縮手段と、 この圧縮手段の出力に従って前記音源手段への制御行な
   うようにする制御手段と、 を具備したことを特徴とする電子楽器。
2. （２）前記制御手段は、前記圧縮手段の出力がオンレベ
   ルを越えたとき前記音源手段に対し、抽出されたピッチ
   に対応する音高の楽音の発生開始を指示するようにした
   ことを特徴とする特許請求の範囲第１項記載の電子楽器
   。
3. （３）前記制御手段は、前記圧縮手段の出力がオフレベ
   ルを下まわったとき、前記音源手段に対し、楽音中の音
   高の楽音の消音を指示するようにしたことを特徴とする
   特許請求の範囲第１項または第２項記載の電子楽器。
4. （４）前記圧縮手段は、前記入力波形信号を複数の折線
   によりログ（ｌｏｇ）変換するログ変換手段を有するこ
   とを特徴とする特許請求の範囲第１項記載の電子楽器。