JPH0196895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0196895A JPH0196895A JP62252870A JP25287087A JPH0196895A JP H0196895 A JPH0196895 A JP H0196895A JP 62252870 A JP62252870 A JP 62252870A JP 25287087 A JP25287087 A JP 25287087A JP H0196895 A JPH0196895 A JP H0196895A
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- Japan
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- pair
- transfer gate
- line
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置に関する物である。
従来の技術
ダイナミックＲＡＭ（以下ＤＲＡＭ）は最も記憶容量の
大きな半導体記憶装置として用いられているが、集積度
を向上させるだけでなく、近年は高速化も要求されてき
ている。ＤＲＡＭのコラムアドレスで制御されているコ
ラム系の部分においては、ヌタティックコラム方式等の
方式でかなシの高速化がなされているが、ロウアドレス
で制御されているロウ系の部分においては、はとんど高
速化はされておらず特に画像処理などで用いられる場合
は問題となっている。第２図に従来の技術を示す。１は
メモリーセル、２はピット線、３は補ビット線、６はセ
ンヌアンプ、６はワード線である。第２図に示す様にロ
ウアドレスによって制御されるワード線には、多数のメ
モリーセルが接続されている為、容量が大きく、ワード
線の立ち上げ、立ち下げに時間がかかり、特にロウアド
レスを高速で遷移させる事は、むずかしく、画像処理な
どで使われるロウアドレスの順次遷移においては、次の
アドレスを前もって入力するという複雑な制御方式をと
って解決している。
大きな半導体記憶装置として用いられているが、集積度
を向上させるだけでなく、近年は高速化も要求されてき
ている。ＤＲＡＭのコラムアドレスで制御されているコ
ラム系の部分においては、ヌタティックコラム方式等の
方式でかなシの高速化がなされているが、ロウアドレス
で制御されているロウ系の部分においては、はとんど高
速化はされておらず特に画像処理などで用いられる場合
は問題となっている。第２図に従来の技術を示す。１は
メモリーセル、２はピット線、３は補ビット線、６はセ
ンヌアンプ、６はワード線である。第２図に示す様にロ
ウアドレスによって制御されるワード線には、多数のメ
モリーセルが接続されている為、容量が大きく、ワード
線の立ち上げ、立ち下げに時間がかかり、特にロウアド
レスを高速で遷移させる事は、むずかしく、画像処理な
どで使われるロウアドレスの順次遷移においては、次の
アドレスを前もって入力するという複雑な制御方式をと
って解決している。
発明が解決しようとする問題点
以上に述べてきた様に、ＤＲＡＭはその集積度の高さと
構成上の理由から、ロウアドレスを高速で遷移させる事
がむずかしい。すなわち、ロウアドレスで制御されるワ
ード線には、多数のメモリーセルが接続される為、容量
が大きく、制御に時間がかかシ、かつ、大容量のＤＲＡ
Ｍになればなる程ワード線の容量も大きくなるからであ
る。
構成上の理由から、ロウアドレスを高速で遷移させる事
がむずかしい。すなわち、ロウアドレスで制御されるワ
ード線には、多数のメモリーセルが接続される為、容量
が大きく、制御に時間がかかシ、かつ、大容量のＤＲＡ
Ｍになればなる程ワード線の容量も大きくなるからであ
る。
画像処理などで使われるロウアドレスの順次遷移におい
ては、ワード線の制御に時間がかかる為、次のアドレス
を前もって入力する事によって見かけ上、高速に遷移さ
せる事が可能であるが、非常に複雑な制御を行わなけれ
ばならず、その為の回路も複雑で、面積も大きくなると
いう問題がある。
ては、ワード線の制御に時間がかかる為、次のアドレス
を前もって入力する事によって見かけ上、高速に遷移さ
せる事が可能であるが、非常に複雑な制御を行わなけれ
ばならず、その為の回路も複雑で、面積も大きくなると
いう問題がある。
問題点を解決するための手段
本発明は、上記問題点を解決するために以下の構成をと
った。すなわち、複数のメモリーセルを有し、かつトラ
ンスファーゲートを介して１対のデータ線対に接続され
た１対のビット線対を入力とするランチ型差動増幅器を
複数個設け、１つのグループを構成し、前記グループ内
のピッ）Ｍ対は、共通のワード線と交差し、前記ワード
線と前記トランスファーゲートでロウアドレスを分割し
た構成をとシ、前記グループを複数個設け、前記データ
線対はグループ内、グループ同士で共通であり、前記デ
ータ線対は差動増幅器の入力として接続された構成を取
る事を特徴とする半導体記憶装置である。
った。すなわち、複数のメモリーセルを有し、かつトラ
ンスファーゲートを介して１対のデータ線対に接続され
た１対のビット線対を入力とするランチ型差動増幅器を
複数個設け、１つのグループを構成し、前記グループ内
のピッ）Ｍ対は、共通のワード線と交差し、前記ワード
線と前記トランスファーゲートでロウアドレスを分割し
た構成をとシ、前記グループを複数個設け、前記データ
線対はグループ内、グループ同士で共通であり、前記デ
ータ線対は差動増幅器の入力として接続された構成を取
る事を特徴とする半導体記憶装置である。
作 用
以上のような構成によれば、ロウアドレスの高速順次遷
移が容易に可能になるとともに、複雑な回路を必要とし
ないため回路設計が容易であり、また面積の増大が少な
く、ＤＲＡＭの高導積化に対して特に問題とならなくな
る。
移が容易に可能になるとともに、複雑な回路を必要とし
ないため回路設計が容易であり、また面積の増大が少な
く、ＤＲＡＭの高導積化に対して特に問題とならなくな
る。
実施例
本発明による半導体記憶装置の実施例の構成図を第１図
に示す。第１図に示す様に、複数のメモリーセル１を有
するビット線２と補ビット線３を入力とするラッチ型差
動増幅器５を設け、ビット線２と補ビット線３はそれぞ
れトランスファーゲート４を介してデータ線８．補デー
タ線９に接続されている。こうした構成を２個設けて１
つのグループ１４を構成し、グループ１４内のビット線
２、補ビット線３は共通のワード線６と交差している。
に示す。第１図に示す様に、複数のメモリーセル１を有
するビット線２と補ビット線３を入力とするラッチ型差
動増幅器５を設け、ビット線２と補ビット線３はそれぞ
れトランスファーゲート４を介してデータ線８．補デー
タ線９に接続されている。こうした構成を２個設けて１
つのグループ１４を構成し、グループ１４内のビット線
２、補ビット線３は共通のワード線６と交差している。
以上の様な構成をとったグループ１４を複数個設け、デ
ータ線８．補データ線９は、差動増幅器１ｏの入力とな
シ、トランスファーゲート４の制御は、ロウアンレスに
よって行われる構成をとる。ロウアドレスの割シ振シを
ワード線６．トランスフ７−ゲー）４．１１に分け、ワ
ード線６とトランスファーゲート４．１１で２つの連続
したロウアドレスにする。また、ロウアドレスが順次遷
移する場合、次に立ち上がるワード線１２をワード線６
が交差するビット線対と交差しない様 Ａに配置し、ワ
ード線６が選択され立ち上がった時、ワード線１２も同
時に立ち上がる様にする事によシ、ロウアドレスの高速
順次遷移が可能になる。
ータ線８．補データ線９は、差動増幅器１ｏの入力とな
シ、トランスファーゲート４の制御は、ロウアンレスに
よって行われる構成をとる。ロウアドレスの割シ振シを
ワード線６．トランスフ７−ゲー）４．１１に分け、ワ
ード線６とトランスファーゲート４．１１で２つの連続
したロウアドレスにする。また、ロウアドレスが順次遷
移する場合、次に立ち上がるワード線１２をワード線６
が交差するビット線対と交差しない様 Ａに配置し、ワ
ード線６が選択され立ち上がった時、ワード線１２も同
時に立ち上がる様にする事によシ、ロウアドレスの高速
順次遷移が可能になる。
すなわち、ワード線６とトランスファーゲート４が選択
され、ロウアドレスが順次遷移した場合は、トランスフ
ァーゲート４が非選択となシ、トランスファーゲート１
１が選択される。さらにロウアドレスが順次遷移した場
合は、ワード線１２と共にアドレスを作るトランスファ
ーゲート１３が選択されトランスファーゲート１１は非
選択となる。
され、ロウアドレスが順次遷移した場合は、トランスフ
ァーゲート４が非選択となシ、トランスファーゲート１
１が選択される。さらにロウアドレスが順次遷移した場
合は、ワード線１２と共にアドレスを作るトランスファ
ーゲート１３が選択されトランスファーゲート１１は非
選択となる。
この時、ワード線θは立ち下がシ、新たにワード線１２
の次に選択されるワード線が立ち上がり、ローアドレス
が高速で順次遷移していく。
の次に選択されるワード線が立ち上がり、ローアドレス
が高速で順次遷移していく。
発明の効果
以上述べてきた様に本発明によシロウアドレスの高速順
次遷移が容易に可能になると同時に、あまシ複雑な回路
を必要としない為、回路設計が容易であり、また面積の
増大が少なく、ＤＲＡＭの高集積化に対して特に問題に
ならない。
次遷移が容易に可能になると同時に、あまシ複雑な回路
を必要としない為、回路設計が容易であり、また面積の
増大が少なく、ＤＲＡＭの高集積化に対して特に問題に
ならない。
第１図は本発明の一実施例の記憶装置の回路図、第２図
は従来の記憶装置の回路図である。 １・・・・・・メモリーセル、２・・・・・・ビット線
、３・・・・・・補ヒツト線、４・・・・・・トランス
ファーゲート、５・・・・・・ラッチ型差動増幅器、６
・・・・・・ワード線、７・・・・・・トランスファー
ゲート制御線、８・・・・・・データ線、９・・・・・
・補データ線、１０・・・・・・差動増幅器、１１・・
・・・・トランスファーゲート、１２・・・・・・ワー
ド線、１３・・・・・・トランスファーゲート、１４９
６０００．グループ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
２ 図
は従来の記憶装置の回路図である。 １・・・・・・メモリーセル、２・・・・・・ビット線
、３・・・・・・補ヒツト線、４・・・・・・トランス
ファーゲート、５・・・・・・ラッチ型差動増幅器、６
・・・・・・ワード線、７・・・・・・トランスファー
ゲート制御線、８・・・・・・データ線、９・・・・・
・補データ線、１０・・・・・・差動増幅器、１１・・
・・・・トランスファーゲート、１２・・・・・・ワー
ド線、１３・・・・・・トランスファーゲート、１４９
６０００．グループ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
２ 図
Claims (1)
- 複数のメモリーセルを有し、かつトランスファーゲート
を介して１対のデータ線対に接続された１対のビット線
対を入力とするラッチ型差動増幅器を複数個設けて１つ
のグループを構成し、前記グループ内のビット線対は、
共通のワード線と交差し、前記ワード線と前記トランス
ファーゲートでロウアドレスを分割した構成をとり、前
記グループを複数個設け、前記データ線対はグループ内
、グループ同士で共通であり、前記データ線対は、差動
増幅器の入力として接続された構成をとる半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252870A JPH0196895A (ja) | 1987-10-07 | 1987-10-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252870A JPH0196895A (ja) | 1987-10-07 | 1987-10-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0196895A true JPH0196895A (ja) | 1989-04-14 |
Family
ID=17243311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252870A Pending JPH0196895A (ja) | 1987-10-07 | 1987-10-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0196895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8605532B2 (en) | 2010-11-19 | 2013-12-10 | Elpida Memory, Inc. | Semiconductor device having hierarchical bit line structure |
-
1987
- 1987-10-07 JP JP62252870A patent/JPH0196895A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8605532B2 (en) | 2010-11-19 | 2013-12-10 | Elpida Memory, Inc. | Semiconductor device having hierarchical bit line structure |
| US8638630B2 (en) | 2010-11-19 | 2014-01-28 | Elpida Memory, Inc. | Semiconductor device having hierarchical bit line structure |
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