JPS62287497A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS62287497A
JPS62287497A JP61131439A JP13143986A JPS62287497A JP S62287497 A JPS62287497 A JP S62287497A JP 61131439 A JP61131439 A JP 61131439A JP 13143986 A JP13143986 A JP 13143986A JP S62287497 A JPS62287497 A JP S62287497A
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JP
Japan
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sam
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bit line
bit lines
cell
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JP61131439A
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Hiroshi Nagayama
宏 永山
Fumio Baba
文雄 馬場
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概　要〕 ビット線と対をなすＳＡＭセルの筒数を半分にすること
ができる２ポ一トＤＲＡＭ。
〔産業上の利用分野〕
本発明は半導体記憶装置、特にシリアル入出力側の回路
構成を簡単にした２ポー）　ＤＲＡＭに関する。
〔従来の技術〕
メモリには２箇所からアクセスできる２（ツー）ポート
又はデュアルポートＲＡＭ　（ランダム　アクセス　メ
モリ）がある。Ｓ　（スタテイ・ツク）ＲＡＭを２ポー
トにしたものには、ＳＲＡＭセルアレイに２重にワード
線及びビット線を設け、各々のワード線とビット線の組
にそれぞれワードデコーダおよびコラムデコーダ等を配
設したものがある。
Ｄ（ダイナミック）ＲＡＭを２ボートにしたものには、
ＤＲＡＭセルアレイにシフトレジスタ又はＳＡＭ（シリ
ーズ　アクセス　メモリ）を配設したものがある。即ち
ＤＲＡＭセルアレイの各ビット線をシフトレジスタの各
段に接続すると、ワード線選択で当該ワード線に属する
全メモリセルの記憶データがそ庇ぞれのビット線に出て
くるが、これをシフトレジスタに並列に取込み、該シフ
トレジスタをシフト動作させることにより上記データを
直列に取出すことができ、また書込みデータを直列に（
シフト動作で）該シフトレジスタに逐次入力し、これら
を−斉に（並列に）ビット線に与え、選択ワード線に属
する全メモリセルへ書込むことができ、このシフトレジ
スタの入出力酩１を１つのボート、ＤＲＡＭセルアレイ
に対する通常の入出力端を他の１つのボートとする２ボ
一トＲＡＭを構成できる。
第３図にＤＲＡＭプラスＳＡＭ形式のデュアルボー“ト
ＲＡＭを示す。ＳＡＭは、１固々のセルと、これらのセ
ルをデータバスへ接続するゲートと、これらのゲートを
逐次開くポインタレジスタからなり、シフトレジスタの
ように各段（セル）間でのデータ転送はできないが、Ｄ
ＲＡＭに搭載したＳＡＭの機能はシフトレジスタと同様
で、セルアレイの各ビット線と共通データバス間のシリ
アルイン／アウト、該ビット線とセル間でのパラレルイ
ン／アウトを行なう。
〔発明が解決しようとする問題点〕
シフトレジスタ使用の場合も同様であるが、従来のＳＡ
Ｍ使用２ポートＤＲＡＭではビット線とＳＡＭセルとは
一対一対応しており、セルアレイのビット線がｎ本なら
ＳＡＭのセル数もｎ個である。
このような１対１構成では、シリアルボートのワード長
を変えるとＤＲＡＭセルアレイのワード構成も変える必
要がある。即ちｌワード線に属するメモリセルの数（こ
れはビット線数でもある）を上記のようにｎとすると、
ＳＡＭによりｎビット並列処理されるから、ｎビットを
１ワードとすれば便利であるが、シリアルポートのワー
ド長径って外部で扱うワードのビット長はｎ／２．ｎ／
４・・・・・・であると、２ワード、４ワード・・・・
・・単位で扱う必要があり、メモリアクセスに際しワー
ド構成を組み変えるなどの必要が生じ厄介である。また
ビット線数が大であると、ＳＡＭセル数も大になり、メ
モリチップに占めるＳＡＭの割合が大きくなってしまう
。
本発明はか＼る点を改善し、ワード長変更に簡単に対応
でき、メモリチップに占めるＳＡＭの割合も減少できる
２ポ一トＤＩ？ＡＭを提供しようとするものである。
〔問題点を解決するための手段〕
第１図に示すように、本発明では複数本例では２本のビ
ット線に対して１つのＳＡＭセルを設け、このＳＡＭセ
ルＳＣと各ビット線ＢＬＩとＢＬＩ。
ＢＬ２とＢＬ２との間にトランスファゲートＴＲ１、Ｔ
Ｒ２を挿入し、該トランスファゲートをカウンタＣＴＲ
の出力により切換え、一時は一つのビット線がＳＡＭセ
ルに接続されるようにする。
〔作用〕
このようにすれば、ビット線数をｎとしてＳＡＭセルは
その複数分の１、本例では２分の１に減少でき、メモリ
チップに占めるＳＡＭの割合を減少することができる。
動作は、複数回に分けて処理するだけで、従来方式と格
別変らない。即ち、データバスを通して各ＳＡＭセル（
第１図は１つのみ示すが、実際はビット線数の複数分の
１ある）へ逐次データを取込ませ、該複数分の１のデー
タが送り込まれたとき、カウンタＣＴＲの出力でトラン
スファゲート”Ｉ’Ｒ１を開いてセルデータをビット線
ＢＬ１、ＢＬ１等に与え、続くデータはデータバスより
各ＳＡＭセルへ再び逐次送り込み、再び該整数分の１の
データが取込まれたときカウンタＣＴＲの出力で今度は
トランスフアゲ−）ＴＲ２を開いてセルデータをビット
線ＢＬ２．ＢＬ２等へ取込ませる。
ビット線データを取出す時（読出し時）は、上記の逆の
操作をすればよい。
このメモリでは複数回に分けてアクセスするので、ワー
ド長がｎ　／　ｍなら該ｎ　／　ｍ個のセルを持つＳＡ
Ｍを設けてｍ回のアクセスにすればよく、ワード長変更
に容易に対応できる。
〔実施例〕
第２図に本発明の２ボ一トＤＩ？ＡＭの実施例を示す。
ＭＣはＤＲＡＭセルで、一般には１トランジスタ１キヤ
パシタからなる。ＳＡ　（０，１，・・・・・・は相互
を区別する添字で、適宜省略する）はセンスアンプで、
この一方の側にビット線対ＢＬ、ＢＬが延びる。即ちこ
のＤＲＡＭはフォルプツト型である。ワード線ＷＬはビ
ット線と直交して延びローデコーダＲＯＷ　　ＤＥＣに
より選択される。ＤＢ、ＤＢはデータバスで、各ビット
線はトランスファゲートＴＲを介して該データバスへ接
続され、該ゲートＴＲはコラムデコーダＣＯＬ　　ＤＥ
Ｃの出力により選択される。以上は通常のＤＲＡＭの要
部構成で、データバスＤＢ、ＤＢはこのＤＲＡＭのＩ１
０ポード　となる。
ＳＣはＳＡＭのセルで、本例ではビット線数の１／２だ
け設けられ、各々２本のビット線とトランスファゲート
ＴＲ１、ＴＲ２を介して接続される。図では各トランス
ファゲートはセンスアンプへ接続されるように画かれて
いるが、センスアンプＳＡは具体的にはフリップフロッ
プであり、その入出力端がビット線ＢＬ、ＢＬ間に接続
されるだけで、トランスファゲートＴＲ１、ＴＲ２は該
入出力端径ってビット線ＢＬ、ＢＬに接続される。
ＳＡＭセルＳＣｏ、ＳＣ１、・・・・・・はトランスフ
ァゲートＴＲ３を介して共通のデータバスＳＤＢ。
ＳＤＢへ接続され、該ゲー１−ＴＲ３はポインタレジス
タＰＲの出力により１つずつ順次開閉される。
即ちポインタレジスタＰＲはいわゆるスキャナであって
、ＳＡＭセルと同数の段（ビット）数を持ち、これらに
１つだけ“１”で残りは“０”のデータが入力され、こ
れらのデータがシフトクロック５ＣＬＫによりシフトさ
れる。該“１”が来たとき当該トランスファゲートが開
き、残りは閉じており、こうしてトランスファゲートＴ
Ｒ３は１つずつ順に開いてシリアルデータバスのデータ
を当該ＳＡＭセルに取込ませる。シフトクロック５ＣＬ
ＫはカウンタＣＴＲにも入力し、該カウンタはＳＡＭセ
ル数だけ計数する毎に出力パルスを生じる。ＳＧは転送
信号発生器であってカウンタＣＴＲの出力パルスを受け
る度にトランスファゲートＴＲ１゜ＴＲ２を開閉する信
号ＴＲ１、ＴＲ２（ゲートと同じ符号で表わす）を発生
する。
ＳＡＭ側からのＤＲＡＭ読出し／書込みを説明すると、
あるワード線例えばＷＬ４を選択すると、該ＷＬａに属
する全メモリセルが各々のビット線本例ではＢＬに接続
され、該ＢＬの電位を変える。
このビット線ＢＬの電位のＨ（ハイ）、Ｌ（ロー）はセ
ンスアンプＳＡにより、他方のビット線本例ではＢＬの
電位（Ｖｃｃ／２）を基準に判定、増幅され、Ｈ側はＶ
ｃｃに、Ｌ側はＶｓｓにされる。最初はＴＲＩが開いて
いるとするとこれらのビット線の電位がＴＲＩを通して
ＳＡＭセルＳＣａ、ＳＣ＋。
・・・・・・に取込まれる。データ取込み後は、ＳＡＭ
セルはビット線から切り離されてよいので、転送信号発
生器ＳＧはＴＲＩを落とす。シフトクロック５ＣＬＫが
入力するとカウンタＣＴＲはこれを計数開始し、またレ
ジスタＰＲは前記１００・・・・・・データのシフトを
開始し、トランスファゲートＴＲ３は左端のものから順
に開閉し、こうしてデータバスＳＤＢへはＳＡＭセルＳ
　Ｃｏ　、　Ｓ　Ｃ＋　、　−−のデータが順に（直列
信号の形で）取出される。この取出されるデータはビッ
ト線対を左端から１，２゜３、・・・・・・とすると、
ビット線１，３．５．・・・・・・のデータである。
カウンタＣＴＲはＳＡＭセルの１／２を計数すると出力
を生じ、これを受けて転送信号発生器ＳＧはＴＲ２を開
く。従って今度はセンスアンプＳＡｌ、ＳＡ３．・・・
・・・のデータ（ビット線２，４゜６、・−・・・−の
データ）がＳＡＭセルＳＣｏ、ＳＣ＋。
・・・・・・に取込まれる。またポインタレジスタＰＲ
はトランスファゲートＴＲ３を再び左端のものから開閉
し、データバスＳＤＢを通してセルＳＣｏ。
ＳＣ＋、・・・・・・のデータを逐次出力する。このと
き出力されるデータはビットＩＪ１２，４，６．・・・
・・・のデータである。他のワード線を選択したときも
同様である。こうしてワード線を選択する毎に、そのワ
ード線に属する全メモリセルのデータが、２回に分けて
逐次取出される。
書込み時は、書込みデータをシリアルデータバスＳＤＢ
にシフトクロック５ＣＬＫと同期して逐次与える。この
シフトクロックでレジスタＰＲはトランスファゲートＴ
Ｒ３を左端のものから逐次開閉し、従って書込みデータ
はＳＡＭセルＳＣ０、ＳＣ１、……へ逐次取込まれる。
ＳＡＭセルＳＣａ。
ＳＣ１、・・・・・・が全てデータを取込み終ったとき
、ＴＲＩが開き、センスアンプＳＡＧ、ＳＡ２．ＳＡａ
、　・・・・・・を該データに従ったＨ、Ｌ出力状態に
する。この前にローデコーダＲＯＷ　　ＤＥＣは入力さ
れたアドレスに従ってワード線を選択しているので、該
ワード線に属する全メモリセルのうちの奇数のものが該
センスアンプの出力に応じた状態にされる。即ち奇数番
セルへの書込みが行なわれる。書込みデータはシリアル
データバスＳＤＢ。
ＳＤＢを通して続いて入力され、ポインタレジスタＰＲ
により順次開閉されるトランスファゲートＴＲ３を通し
てＳＡＭセルＳＣｏ、ＳＣ１，・・・・・・へ逐次取込
まれる。ＳＡＭセル数だけ計数するときカウンタＣＴＲ
は出力を生じ、これによりＴＲ２が開き、前記ワード線
に属する偶数番セルへＳＡＭセルのデータが一斉に書込
まれる。
今ビット線数を１６とし、シリアル書込みデータをＤｉ
、Ｄ２．Ｄ３．・・・・・・０１６とすると、これらの
データは１回目に選択ワード線に属するメモリセルＭＣ
へ、ＤｌはＭｌへ、Ｄ２はＭ３へ、・・・・・・Ｄ８は
Ｍｌ５への形で奇数番セルへ書込まれ、２回目にＤ９は
Ｍ２、ＤｌｏはＭ４、・・・・・・Ｄｌ６はＭｌ６への
形で偶数番セルへ書込まれる。読出しもこれに準じ、１
回目は奇数番セルデータＤ１〜Ｄ８．２回目はｉＰａ数
番セルデータＤ９〜Ｄ１６になるのでデータの乱れはな
い。
ＳＡＭセル５Ｃａ−”ＳＣｍは、ビット線群の左半のも
の、右半のものに切換接続するようにしてもよいが、こ
の方式では切換部の配線が複雑になる。この点第２図の
隣接ビット線間で切換える方式は切換部の配線が簡潔に
なる。
上記では奇数番セルのデータ読出しのあとワード線はそ
のま＼で偶数番セルのデータ読出しをしたが、これはワ
ード線を変えて行なってもよい。
ＳＡＭセル数はビット線数の１／２でなく、１／４．１
／８などにしてもよい。
Ｃ発明の効果〕 以上説明したように、本発明によればＳＡＭを小容量化
でき、またワード長の変更にもＳＡＭセル数の変更なし
で簡単に対応できる等の利点が得られる。
【図面の簡単な説明】
第１図は本発明の要部説明図、 第２図は本発明の実施例を示す回路図、第３図は従来例
の説明図である。 第１図および第２図でＭＣはＤＲＡＭセ／Ｌ、、ＷＬ。 ＢＬ、ＢＬはＤＲＡＭセルアレイのワード線及びビット
線、ＳＣはＳＡＭセル、ＰＲはポインタレジスタ、ＳＢ
Ｄ、ＳＢＤはシリアルデータバス、ＴＲ１〜ＴＲ３はト
ランスファゲート、ＣＴＲはカウンタである。

Claims (1)

  1. 【特許請求の範囲】 ＤＲＡＭメモリセルアレイのビット線数の複数分の１の
    セル数を持ち、各セル（ＳＣ＿０、ＳＣ＿１、……）は
    ポインタレジスタの出力で逐次開閉されるトランスファ
    ゲート（ＴＲ３）を介して共通のシリアルデータバスへ
    接続されるシリアルアクセスメモリ（ＳＡＭ）と、 該セル（ＳＣ＿０、ＳＣ＿１、……）の各々をそれぞれ
    複数のビット線（ＢＬ、＠ＢＬ＠）へ切換接続する他の
    トランスファゲート（ＴＲ１、ＴＲ２）と、前記ポイン
    タレジスタのシフトクロックを計数し、計数値が前記複
    数分の１になる毎に前記他のトランスファゲートの切換
    出力を生じる回路（ＣＴＲ、ＳＧ）とを備えることを特
    徴とする半導体記憶装置。
JP61131439A 1986-06-06 1986-06-06 半導体記憶装置 Pending JPS62287497A (ja)

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JP61131439A JPS62287497A (ja) 1986-06-06 1986-06-06 半導体記憶装置
KR1019870005750A KR940000148B1 (ko) 1986-06-06 1987-06-05 듀얼포트 반도체 기억장치
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EP (1) EP0249548B1 (ja)
JP (1) JPS62287497A (ja)
KR (1) KR940000148B1 (ja)
DE (1) DE3778067D1 (ja)

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