JPH0196949A

JPH0196949A - 半導体装置

Info

Publication number: JPH0196949A
Application number: JP62253631A
Authority: JP
Inventors: Shinichiro Kimura; 紳一郎木村; Yoshifumi Kawamoto; 川本　佳史; Hideo Sunami; 英夫角南
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-10-09
Filing date: 1987-10-09
Publication date: 1989-04-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置に係り、特に微細なソースドレイン
領域への配線層からのコンタクトが容易に、かつ信頼性
良く取れる半導体装置に関する。

〔従来の技術〕

近年、半導体素子の微細化に伴い、特に、ＤＲＡＭ（Ｄ
ｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）のように集１責密度の高い集積回路では、一方の
拡散層とビット線を電気的に接続する場合、両者の間に
中間層を設け、コンタクトホールが直接基板に開口しな
いようにしている。この方式は、特開昭６０−２３１３
５７において論じられている。

この構造を示したのが第２図である。まず、始めに本祷
造を実現するためのプロセスを概説する。

第１導電形の半導体基板上（２，１）に各々の素子間を
分離するための厚い酸化膜（２，２）とゲート電極（２
，３）および第２４電形の拡散層（２，４）を形成する
。第２図ではゲート電極構造に公知のＬ　Ｄ　Ｄ　（Ｌ
ｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）ホｑ造を使用
しているが、シングルドレイン構造でも同様である。

ワード線の間に拡散層（２，４）を露出させたのち、多
結晶シリコン（２，５）（２，８）を公知のＣＶ　Ｄ　
（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ）法で堆積させる。この多結晶シリコンのうち、（２
，５）はその表面に電荷蓄積キャパシタ用の絶縁膜（２
，６）を形成した後、プレート電極（２，７）を形成し
キャパシタとする。一方の多結晶シリコン（２，８）は
、ビット線（２，１０）のコンタクトホールを開口する
時の下地となっている。このように、コンタクトホール
の下地として中間層を設けることにより、ワード線間の
拡散層に直接コンタクトホールを開口する必要がなくな
り、ワード線間隔を大巾に縮少することが可能となる。

これによってメモリセル面積の縮少が実現できるという
利点がある。

しかも、蓄積容量部とコンタクトの中間層用シリコンと
が同一の層で形成できるため、メモリセルの製造工程が
少ないという特徴もある。

なお、第２図において、（２，９）は層間絶縁膜である
。

〔発明が解決しようとする問題点〕

しかし、第２図に示した構造では、プレート電極（２，
７）が、中間層用多結晶シリコン（２，８）に接触しな
いようにするため、その間の余裕を予め大きく設計して
おかなければならない。このため、蓄積容量部（２，５
）の面積が制限され、メモリセルを縮少していった時の
蓄積容量の減少が著しい。また、層間絶縁膜（２，９）
として公知のＢ　Ｐ　Ｓ　Ｇ　（Ｂｏｒｏｐｈｏｓｐｈ
ｏｓｉＬｊｃａｔｅ　ｇｌａｓｓ）を用い、それをリフ
ローさせたとしても、コンタクトホールは、ワード線の
すき間にできる谷間に開口しなければならず、ＡＱやシ
リサイド等の側壁被着率の悪い材料をビット線として用
いる場合は、ビット線コンタクトの信頼性を確保する上
で問題があった。

本発明の目的は、上記の目的を根本的に解決する半導体
装置を提供することにある。

〔問題点を解決するための手段〕

第２図に示した構造の欠点は、蓄積容量部（２，５）と
下地用中間層（２，８）が、同一の層である点にある。

このため、プレート電極（２，７）と下地用中間層（２
，８）との間にマスク合わせ余裕を設けなければならな
い。

この欠点は、蓄積容量部（２，５）と下地中間層（２，
８）とを別の層で形成し、しかも、その中間層が、ワー
ド線間にできる谷間の領域だけではなく、比較的下地が
平坦になる蓄積容量部の上にまで張り出す形状にすれば
解決できる。

〔作用〕

本発明の構造を示したのが第１図である。まず、第１導
電形の半導体基板表面（１，１）に、各素子間を電気的
に分離する厚い酸化膜領域（１，２）を形成し、ワード
電極（１，３）を作る。次に、半導体基板内に第２導電
型の拡散層を形成するが、ここまでは第２図に示した従
来の構造と同じである。次に蓄積容量部（１，５）を形
成するが、この際、ビット線コンタクｉ一部にはできな
いようにする。そして、キャパシタ絶縁膜（１，６）と
プレート電極（１，７）を形成した後に、中間層（１，
９）を形成する。この中間層は第１図に示したように、
一方の＆ｉ　ＴＡ容量部の上部にまで張り出すようにす
る。さらに、流動性の高いｎ　Ｐ　Ｓ　Ｇ等を層間膜（
１，１０）に用いることで、ビット線のコンタクトは、
はぼ平坦上に開口することが可能となる。

このように１本発明の構造を用いることにより、コンタ
クト導通の信頼性が著しく向上する。さらに、プレート
電極（１，７）とビット線コンタクト部には合わせ余裕
がいらなくなるため、同一のセル面積で比較すると、従
来の構造に比べて蓄積容量を増加させることができると
いう副次効果もある。

〔実施例〕以下、本発明の一実施例を第３図（、）〜（ｇ）により
説明する。まず、第３図（Ａ）に示したように、第１導
電型の半導体基板（３，１）表面に、各素子間を電気的
に分離する酸化膜（３，２）を、約５５０ｎｍ程度公知
の熱酸化法を用いて成長させる。約２０ｎｍ程度のゲー
ト酸化膜（３，３）を成長させた後に、ゲート電極（３
，４）を不純物を含んだ多結晶シリコンもしくは多結晶
シリコンとシリサイドの２層膜等の材料で作り、パター
ニングを行う。このゲート電極をマスクにしながら、ヒ
素等の不純物をイオン打ち込みすることによって、第１
導電型の半導体基板内に、第２導電型の拡散層（３，５
）を形成する。第３図（ａ）では、公知の■、Ｄ　Ｄ　
（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造の例
を用いたが、いわゆるシングル・ドレイン構造でもなん
ら異なる点はない。

次に、第３図（ｂ）に示したように、全面に酸化膜（３
，６）を堆積し、蓄積容量部が基板内の拡散層を接触す
る部分のみを、公知のホトリソグラフ法、およびドライ
エッチ法を用いて開口する。

なお、この酸化膜は、ＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　
ＶａｐｏｒＤｅｐｏｓｉ　ｔ　ｉｏｎ　）法を用いて堆
積させる。

次に、第３図（ｃ）に示すように、蓄積容量の一方の電
極となり、基板内の拡散層に接触する導体層（３，７）
を形成する。この導体層としては、一般にＣＶＤ法で形
成した多結晶シリコンを用いる。この多結晶シリコンを
基板内の拡散層と同じ導電型にするため、りんイオンの
打ち込み、もしくは、表面からのりん拡散を行う、多結
晶シリコン内を拡散してきたりんが、トランジスタの特
性に影響を及ぼさないのであれば、上記どちらの方法を
用いて不純物を導入してもかまわない。なお、第３．２
図で開口部以外に残った酸化膜は、９ｇ積積置量をドラ
イエッチ法でバターニングする際の下地となり、基板が
削られるのを防ぐ。

パターニングを終了した後、キャパシタ絶縁膜（３，８
）を形成する。膜厚は５ｉＯｚ膜換算で１０ｎｍ以下で
ある。このキャパシタ絶縁膜としては、多結晶シリコン
を直接酸化したもの、もしくは、さらにその上に５ｉａ
Ｎａ膜を堆積したような構造が、信頼性という点から望
ましい。また、Ｔａｘｅｓ膜等の高誘電率絶縁膜も使用
できる。

次に、第３図（ｄ）のように、プレート電極（３，９）
となる不純物を含んだ多結晶シリコンを堆積させ、ビッ
ト線が基板と電気的に接触を取る部分のみを開口す、る
。この際、本発明の構造を最も効果的に活用するために
、次に説明するような工程を用いた。まず、プレート電
極（３，９）は、それを単層で加工するのではなく、第
３．４図に示したように、その上に酸化膜（３，１０）
を堆積させ、２層を同時に加工する。この酸化膜（３，
１０）は、ＣＶＤ法を用いて形成する。

次に、第３図（ｄ）の形状の全面に再び酸化膜を堆積さ
せ、これを、ドライエッチ法のような異方性の強いエツ
チング法で加工すると、露出したプレート電極（３，９
）の側壁を被うように酸化膜が残り、プレート電極が絶
縁される第３図（ｅ）。

この時、ワード線にはさまれた拡散層領域が露出する。

このような方法を用いないと、プレート電極を加工後、
再び酸化膜で被い、かつ基板の拡散層を露出させるため
のマスクが必要となり、プレート電極（３，９）と、コ
ンタクトホールとの合わせ余裕が不要になるという本発
明の効果の一部が活かせなくなる。

次に、第３図（ｆ）のように、コンタクトホールの下地
となり、かつ、基板の拡散層に接触する中間層（３，１
２）を形１戊する。第３図（ｆ）から明らかなように、
ワード線間には深い谷ができるので、この谷を被覆性よ
く被うために、本実施例では多結晶シリコンを用いた。

多結晶シリコンへの不純物導入法としては、トランジス
タ特性に影響を及ぼさないのであれば、イオン打込みで
も拡散でも良い。

しかし、この多結晶シリコンをそのまま配線層として用
いるには、抵抗があまりにも高すぎる。

そこで、第３図（ｇ）のように、全面に層間膜（３，１
３）を堆積させ、ビット線（３，１４）と中間１　（３
，１２）を接続するためのコンタクトホールを開口し、
その後、ビット線（３，１４）となる配線を形成し、抵
抗の低いＡＱやシリサイド等を配線として用いる。この
時、ＢＰＳＧのように高温下で高い流動性を示す層間膜
を用いることにより、中間層（３，１２）とワード線が
作る深い谷は、この層間膜によってほぼ完全に埋められ
、ビット線（３，１４）をほぼ平坦面上に形成すること
が可能となる。

第４図は、本発明の構造を用いたメモリセルの平面レイ
アウト図を示したものである。（４，１）はトランジス
タのアｄテイブ領域を囲むパターンであり、この周辺に
素子間分離用の厚い酸化膜が形成される。（４，２）は
ワード線である。（４，４）のｌｔＭ容量部は、（４，
３）の開口部を介して基板と接触している。この蓄積容
量部を被うようにプレート電極があり（４，５）、一部
のみが開口している。この開口部を通して中間層（４，
，６）が基板と接しており、この上にコンタクトホール
（４，７）が開口され、ビット線（４，８）が中間層と
継がる。このように、中間層は一方の蓄積容量部もしく
はワード線上に形成される。

以上、本実施例では、本発明の構造を最も効果的に説明
するために、いわゆる、積層容量型セルと呼ばれるｌ）
　ＲＡ　Ｍセルを用いた。しかし、本発明はＤＲＡＭセ
ルに限るものではなく、通常のトランジスタ構造にも適
用可能なのは言うまでもなし１゜〔発明の効果〕本発明によれば、配線層と基板との電気的接続に関して
、従来の構造と違ってほぼ平坦な面上にコンタクトホー
ルを開口することができるために側壁被着率の悪い材料
を配線として用いても、溝道の信頼性が著しく向上する
という効果がある。

また、本発明をＤ　ＲＡ　Ｍに適用することで、プレー
ト電極とコンタクトホールとの間に合わせ余裕がいらな
くなるため、いわゆる、積層容量型セルにおいては７９
ｆ＆容散を増加できるという効県もある。

【図面の簡単な説明】

第１図は本発明を適用した積層容量型Ｄ　ＲΔＭセルの
断面図、第２図は従来構造の断面図、第３図（ａ）〜（
ｇ）は本発明の実施例を示す工程図、第４図は本発明を
適用した積層容量型Ｄ　ＲＡ　Ｍセルの平面レイアウト
図。１．１・・・第１導電型半導体基板、】１．２・・・素
子間分離用酸化膜、１．３・・・ワード線、１．４・・
・第２導電型拡散層、１．５・・・蓄積容量部、１．６
・・・キャパシタ絶縁膜、１．７・・・プレート電極、
１．８・・・層間絶縁膜、１．９・・・中間層、ｌ　１
０・・・層間絶縁膜、１．１１・・・ビット線、２．１
・・・第１導電型半導体基板、２．２・・・素子間分離
用酸化膜、２．３・・・ワード線、２．４・・・第２導
電型拡散層、２．５・・・蓄積容量部、２．６・・・キ
ャパシタ絶縁膜、２．７・・・プレート電極、２．８・
・・中間層、２．９・・・層間膜、２．１０・・・ビッ
ト線、３．１・・・第１導電型半導体基板、３．２・・
・素子間分離酸化膜、３．３・・・ゲート酸化膜、３．
４・・・ワード線、３．５・・・第２導電型拡散層、３
．６・・・下地酸化膜、３．７・・・蓄積容量部、３．
８・・・キャパシタ絶縁膜。３．９・・・プレート電極、３．１０・・・層間膜、３
．１１・・・側壁酸化膜、３．１２・・・中間層、３．
１３・・・層間膜、３．１４・・・ビット線、４．１・
・・トランジスタアクティブ領域、４．２・・・ワード
線、４．３・・・基板への開口部、４．４・・・蓄積容
量、４．５・・・プレート電極開口部、４．６・・・中
間層、４．７・・・コンタクトホール、４．８・・・ビ
ット線。

Claims

【特許請求の範囲】

１、第１導電形の半導体基板内に形成された第２導電形
のソースおよびドレイン領域を有し、該ソース・ドレイ
ン間に流れる電流を、第１導電形の該半導体基板表面に
形成した酸化膜を介するゲート電極によつて制御する半
導体装置において、しかも、配線層と該ソース・ドレイ
ンの少なくとも一方への電気的接続が、第２導電形の中
間層を介して取られている半導体装置において、該中間
層へのコンタクトが、該半導体装置の平面図上において
、該ソースおよびドレイン領域から、一部もしくは全部
外れた位置に開口されることを特徴とする半導体装置。