JPH0821685B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPH0821685B2 JPH0821685B2 JP63043479A JP4347988A JPH0821685B2 JP H0821685 B2 JPH0821685 B2 JP H0821685B2 JP 63043479 A JP63043479 A JP 63043479A JP 4347988 A JP4347988 A JP 4347988A JP H0821685 B2 JPH0821685 B2 JP H0821685B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリの製造方法に係り、特にMOSト
ランジスタとキャパシタとからなるダイナミック型メモ
リセルにおけるキャパシタの電荷蓄積用導電体とトラン
ジスタの不純物拡散層との電気的接続を得る方法に関す
る。
ランジスタとキャパシタとからなるダイナミック型メモ
リセルにおけるキャパシタの電荷蓄積用導電体とトラン
ジスタの不純物拡散層との電気的接続を得る方法に関す
る。
（従来の技術） 一般に、DRAM（ダイナミック型ランダムアクセスメモ
リ）のメモリセルとして、トランスファゲート用の１個
のMOSトランジスタと電荷記憶用の１個のキャパシタと
が用いられている。このキャパシタの構造として平面
型、積み上げ型、溝堀り型などがあり、溝堀り型キャパ
シタの一例を第４図に示している。ここで、41は半導体
基板、42はフィールド酸化膜、43は基板の素子形成領域
の一部に堀られた溝、44は溝内表面に形成された第１の
絶縁膜、45は上記第１の絶縁膜上に形成されたキャパシ
タ用の電荷蓄積層、46は上記電荷蓄積層上に形成された
キャパシタ用絶縁膜、47は上記キャパシタ用絶縁膜上に
形成されたキャパシタ電極用導電体であり、この導電体
47の一部は前記溝43内に埋め込まれている。48は基板の
素子形成領域上の一部に設けられたMOSトランジスタ用
ゲート絶縁膜、49はゲート電極、50および51は基板表面
に形成されたソースあるいはドレイン領域用の不純物拡
散層である。さらに、上記MOSトランジスタの一方の不
純物拡散層51と前記キャパシタ用の電荷蓄積層45との電
気的接続を行うために、基板表面上の絶縁膜44の一部に
マスク合わせによるエッチングにより窓部53を開孔して
おき、電荷蓄積層45から窓部53を通して基板中に不純物
を拡散させて導電層56を形成しており、この導電層56を
介して前記電気的接続を得ている。なお、54は層間絶縁
膜、55はビット線用の配線である。
リ）のメモリセルとして、トランスファゲート用の１個
のMOSトランジスタと電荷記憶用の１個のキャパシタと
が用いられている。このキャパシタの構造として平面
型、積み上げ型、溝堀り型などがあり、溝堀り型キャパ
シタの一例を第４図に示している。ここで、41は半導体
基板、42はフィールド酸化膜、43は基板の素子形成領域
の一部に堀られた溝、44は溝内表面に形成された第１の
絶縁膜、45は上記第１の絶縁膜上に形成されたキャパシ
タ用の電荷蓄積層、46は上記電荷蓄積層上に形成された
キャパシタ用絶縁膜、47は上記キャパシタ用絶縁膜上に
形成されたキャパシタ電極用導電体であり、この導電体
47の一部は前記溝43内に埋め込まれている。48は基板の
素子形成領域上の一部に設けられたMOSトランジスタ用
ゲート絶縁膜、49はゲート電極、50および51は基板表面
に形成されたソースあるいはドレイン領域用の不純物拡
散層である。さらに、上記MOSトランジスタの一方の不
純物拡散層51と前記キャパシタ用の電荷蓄積層45との電
気的接続を行うために、基板表面上の絶縁膜44の一部に
マスク合わせによるエッチングにより窓部53を開孔して
おき、電荷蓄積層45から窓部53を通して基板中に不純物
を拡散させて導電層56を形成しており、この導電層56を
介して前記電気的接続を得ている。なお、54は層間絶縁
膜、55はビット線用の配線である。
しかし、上記したように、半導体基板41と電荷蓄積層
45との短絡を防ぐための絶縁膜44の一部をマスク合わせ
によるエッチングにより開孔して窓部53を形成する際、
窓部53と電荷蓄積層45との合わせずれを防ぐための余裕
ａをとらねばならず、また窓部53と溝43との合わせずれ
を防ぐための余裕ｂをとらねばならない。このため、こ
れらの余裕a,b分だけメモリセル面積が大きくなり、メ
モリセルの集積度を上げる際の妨げとなる。また、窓部
53を形成する際、マスクの合わせずれが大きいと、窓部
53を通しての不純物拡散により形成される導電層56とト
ランジスタの不純物拡散層51との間にオフセットが生
じ、両者の電気的接続が十分にとれないおそれがある。
45との短絡を防ぐための絶縁膜44の一部をマスク合わせ
によるエッチングにより開孔して窓部53を形成する際、
窓部53と電荷蓄積層45との合わせずれを防ぐための余裕
ａをとらねばならず、また窓部53と溝43との合わせずれ
を防ぐための余裕ｂをとらねばならない。このため、こ
れらの余裕a,b分だけメモリセル面積が大きくなり、メ
モリセルの集積度を上げる際の妨げとなる。また、窓部
53を形成する際、マスクの合わせずれが大きいと、窓部
53を通しての不純物拡散により形成される導電層56とト
ランジスタの不純物拡散層51との間にオフセットが生
じ、両者の電気的接続が十分にとれないおそれがある。
一方、MOSトランジスタの微細化のために、基板表面
のソースあるいはドレイン領域用の不純物拡散層と基板
上の第一層目の多結晶シリコン層と第二層目の多結晶シ
リコン層とを１個のコンタクト開孔部を通してアルミニ
ウム配線により接続する集積回路が特開昭58-215055号
公報に開示されている。また、基板表面の不純物拡散層
と基板上の第一層目の多結晶半導体層とを第二層目の多
結晶半導体層により接続する配線コンタクト構造が特開
昭54-40580号公報に開示されている。
のソースあるいはドレイン領域用の不純物拡散層と基板
上の第一層目の多結晶シリコン層と第二層目の多結晶シ
リコン層とを１個のコンタクト開孔部を通してアルミニ
ウム配線により接続する集積回路が特開昭58-215055号
公報に開示されている。また、基板表面の不純物拡散層
と基板上の第一層目の多結晶半導体層とを第二層目の多
結晶半導体層により接続する配線コンタクト構造が特開
昭54-40580号公報に開示されている。
しかし、上記各公報には、キャパシタの電荷蓄積層と
キャパシタ電極用導電体との絶縁を確保すると同時に、
ダイナミック型メモリセルの微細化を図る製造方法は何
ら示唆されていない。
キャパシタ電極用導電体との絶縁を確保すると同時に、
ダイナミック型メモリセルの微細化を図る製造方法は何
ら示唆されていない。
（発明が解決しようとする課題） 本発明は、上記したようにキャパシタ用の電荷蓄積層
とMOSトランジスタの拡散層との間の電気的接続をとる
際、マスク合わせの余裕を必要とし、マスク合わせずれ
が大きい場合に十分な電気的接続がとれなくなり、メモ
リセルの微細化上不利であるという問題点を解決すべく
なされたもので、上記マスク合わせの余裕をとる必要が
なく、キャパシタ用の電荷蓄積層とMOSトランジスタの
拡散層との電気的接続を十分にとることができ、メモリ
セルの集積度を向上し得る半導体メモリの製造方法を提
供することを目的とする。
とMOSトランジスタの拡散層との間の電気的接続をとる
際、マスク合わせの余裕を必要とし、マスク合わせずれ
が大きい場合に十分な電気的接続がとれなくなり、メモ
リセルの微細化上不利であるという問題点を解決すべく
なされたもので、上記マスク合わせの余裕をとる必要が
なく、キャパシタ用の電荷蓄積層とMOSトランジスタの
拡散層との電気的接続を十分にとることができ、メモリ
セルの集積度を向上し得る半導体メモリの製造方法を提
供することを目的とする。
［発明の構成］ （課題を解決するための手段） 特定発明に係る半導体メモリの製造方法は、半導体基
板上に第１の絶縁膜を形成し、この第１の絶縁膜上にダ
イナミック型メモリセルのキャパシタの電荷蓄積層用の
第１の導電体を形成し、この第１の導電体上に耐酸化性
のあるキャパシタ用絶縁膜を形成し、このキャパシタ用
絶縁膜上にこの絶縁膜の一部が露出するようにキャパシ
タ電極用の第２の導電体を形成し、この第２の導電体上
に、後で行われるエッチングに伴うマスクとして十分な
厚さを有する第１の酸化膜を形成し、上記キャパシタ用
絶縁膜の露出部分の近傍で半導体基板に前記メモリセル
のトランスファゲート用のMOSトランジスタの少なくと
もゲート電極を形成し、このゲート電極を覆うように、
後に行われるエッチングに伴うマスク用絶縁膜を形成
し、少なくとも前記第１の酸化膜およびマスク用絶縁膜
をマスクとして上記キャパシタ用絶縁膜の露出部分およ
び前記MOSトランジスタの不純物拡散層のコンタクト予
定領域に対応する半導体基板表面上の絶縁膜をエッチン
グして前記第１の導電体の一部および半導体基板表面の
一部をそれぞれ露出させ、半導体基板表面上および第１
の導電体上ならびに第１の酸化膜上に接続用の第３の導
電体を形成し、この第３の導電体を介して前記第１の導
電体と前記MOSトランジスタの拡散層との電気的接続を
行うことを特徴とする。
板上に第１の絶縁膜を形成し、この第１の絶縁膜上にダ
イナミック型メモリセルのキャパシタの電荷蓄積層用の
第１の導電体を形成し、この第１の導電体上に耐酸化性
のあるキャパシタ用絶縁膜を形成し、このキャパシタ用
絶縁膜上にこの絶縁膜の一部が露出するようにキャパシ
タ電極用の第２の導電体を形成し、この第２の導電体上
に、後で行われるエッチングに伴うマスクとして十分な
厚さを有する第１の酸化膜を形成し、上記キャパシタ用
絶縁膜の露出部分の近傍で半導体基板に前記メモリセル
のトランスファゲート用のMOSトランジスタの少なくと
もゲート電極を形成し、このゲート電極を覆うように、
後に行われるエッチングに伴うマスク用絶縁膜を形成
し、少なくとも前記第１の酸化膜およびマスク用絶縁膜
をマスクとして上記キャパシタ用絶縁膜の露出部分およ
び前記MOSトランジスタの不純物拡散層のコンタクト予
定領域に対応する半導体基板表面上の絶縁膜をエッチン
グして前記第１の導電体の一部および半導体基板表面の
一部をそれぞれ露出させ、半導体基板表面上および第１
の導電体上ならびに第１の酸化膜上に接続用の第３の導
電体を形成し、この第３の導電体を介して前記第１の導
電体と前記MOSトランジスタの拡散層との電気的接続を
行うことを特徴とする。
また、関連発明に係る半導体メモリの製造方法は、前
記第１の絶縁膜を形成した後、キャパシタ用電荷蓄積層
を形成する前に、半導体基板に溝を形成し、この溝の内
面に第２の絶縁膜を形成しておき、上記第１の絶縁膜上
および第２の絶縁膜上にキャパシタ用電荷蓄積層を形成
することを特徴とする。
記第１の絶縁膜を形成した後、キャパシタ用電荷蓄積層
を形成する前に、半導体基板に溝を形成し、この溝の内
面に第２の絶縁膜を形成しておき、上記第１の絶縁膜上
および第２の絶縁膜上にキャパシタ用電荷蓄積層を形成
することを特徴とする。
（作用） 上記特定発明に係る製造方法によれば、接続用導電体
を形成する際にキャパシタ電極用導電体が酸化膜により
覆われているので、キャパシタ電極用導電体とキャパシ
タ用電荷蓄積層との短絡が生じないように電荷蓄積層と
MOSトランジスタの不純物拡散層との電気的接続を得る
ことができる。この際、マスク合わせの余裕をとる必要
がないので、その分だけメモリセルサイズの短縮が可能
である。また、上記不純物拡散層と接続用導電体とがオ
フセット構造になることはなく、前記電気的接続が十分
に得られる。
を形成する際にキャパシタ電極用導電体が酸化膜により
覆われているので、キャパシタ電極用導電体とキャパシ
タ用電荷蓄積層との短絡が生じないように電荷蓄積層と
MOSトランジスタの不純物拡散層との電気的接続を得る
ことができる。この際、マスク合わせの余裕をとる必要
がないので、その分だけメモリセルサイズの短縮が可能
である。また、上記不純物拡散層と接続用導電体とがオ
フセット構造になることはなく、前記電気的接続が十分
に得られる。
また、MOSトランジスタのゲート電極に対して第３の
導電体をセルファラインで位置決めすることが可能にな
る。
導電体をセルファラインで位置決めすることが可能にな
る。
また、第２の関連発明に係る製造方法によれば、溝堀
り型キャパシタを用いたメモリセルを微細化することが
可能になる。
り型キャパシタを用いたメモリセルを微細化することが
可能になる。
（実施例） 以下、本発明の一実施例を第１図乃至第３図を参照し
て説明する。
て説明する。
第１図において、１はダイナミック型メモリ集積回路
用のＰ型の半導体基板であり、この一部に素子領域（た
とえばメモリセル）分離のために、厚さ4000Å程度のフ
ィールド酸化膜２を選択的に形成する。次に、このフィ
ールド酸化膜２の一部と共に素子領域の半導体基板の一
部をエッチングし、半導体基板１に例えば開口0.7μｍ
角、深さ４μｍの溝３を形成する。次に、半導体基板１
上および上記溝３の内面（内壁および底部）に厚さ500
〜1000Åの絶縁膜（本例では酸化膜）４を形成する。次
に、この酸化膜４上に、厚さ1000Å程度のリンを不純物
としてドープした第１の多結晶シリコン５を形成する。
次に、この第１の多結晶シリコン５上に、厚さ50〜70Å
程度の薄い耐酸化性膜（たとえば窒化シリコン膜）を形
成し、この上に厚さ20〜40Åの酸化膜を形成して、上記
耐酸化性膜と酸化膜との二層からなるキャパシタ用絶縁
膜６を形成する。
用のＰ型の半導体基板であり、この一部に素子領域（た
とえばメモリセル）分離のために、厚さ4000Å程度のフ
ィールド酸化膜２を選択的に形成する。次に、このフィ
ールド酸化膜２の一部と共に素子領域の半導体基板の一
部をエッチングし、半導体基板１に例えば開口0.7μｍ
角、深さ４μｍの溝３を形成する。次に、半導体基板１
上および上記溝３の内面（内壁および底部）に厚さ500
〜1000Åの絶縁膜（本例では酸化膜）４を形成する。次
に、この酸化膜４上に、厚さ1000Å程度のリンを不純物
としてドープした第１の多結晶シリコン５を形成する。
次に、この第１の多結晶シリコン５上に、厚さ50〜70Å
程度の薄い耐酸化性膜（たとえば窒化シリコン膜）を形
成し、この上に厚さ20〜40Åの酸化膜を形成して、上記
耐酸化性膜と酸化膜との二層からなるキャパシタ用絶縁
膜６を形成する。
次に、第２図に示すように、上に厚さ1000Å程度のリ
ンをドープした第２の多結晶シリコン７を形成し、前記
キャパシタ用絶縁膜６の一部が露出するように上記第２
の多結晶シリコン７をパターニングする。
ンをドープした第２の多結晶シリコン７を形成し、前記
キャパシタ用絶縁膜６の一部が露出するように上記第２
の多結晶シリコン７をパターニングする。
次に、上記第２の多結晶シリコン７上に厚さ500Å程
度の酸化膜８を形成する。このとき、この第１の多結晶
シリコン５の上面には前記キャパシタ用絶縁膜６が存在
するので上記酸化膜８が形成されることはない。
度の酸化膜８を形成する。このとき、この第１の多結晶
シリコン５の上面には前記キャパシタ用絶縁膜６が存在
するので上記酸化膜８が形成されることはない。
次に、第３図に示すように、素子領域上の絶縁膜を除
去し、素子領域上で上記電荷蓄積層５に対向する部分に
通常の工程によりトランスファゲート用のMOSトランジ
スタ（ゲート絶縁膜10、ゲート電極11およびソースある
いはドレイン領域用の不純物拡散層12,13）を形成す
る。次に、上記MOSトランジスタのゲート電極11を覆う
ように絶縁膜14を形成した後、前記キャパシタ用絶縁膜
６の露出部分および基板表面の絶縁膜の一部を除去し
て、電荷蓄積層５の一部および不純物拡散層13の一部を
露出させる。次に、上記絶縁膜14上、基板表面上、前記
電荷蓄積層５の露出部上に厚さ500〜1000Å程度のリン
をドープした第３の多結晶シリコン15を形成し、この第
３の多結晶シリコン15に加速したリンイオンを打ち込
み、第３の多結晶シリコン15とMOSトランジスタの不純
物拡散層13との電気的接続を得る。次に、再び加速した
リンイオンを上記第３の多結晶シリコン15に打ち込み、
この第３の多結晶シリコン15と電荷蓄積層５との間の電
気的接続を得る。上記第３の多結晶シリコン15を形成す
るとき、キャパシタ電極用導電体７は酸化膜８により覆
われているので、このキャパシタ電極用導電体７と電荷
蓄積層５とが上記第３の多結晶シリコン15により電気的
に接続されることはなく、キャパシタが短絡することは
ない。この後、基板上に厚い絶縁膜16を形成し、さらに
通常の工程によりビット線用配線17を形成する。
去し、素子領域上で上記電荷蓄積層５に対向する部分に
通常の工程によりトランスファゲート用のMOSトランジ
スタ（ゲート絶縁膜10、ゲート電極11およびソースある
いはドレイン領域用の不純物拡散層12,13）を形成す
る。次に、上記MOSトランジスタのゲート電極11を覆う
ように絶縁膜14を形成した後、前記キャパシタ用絶縁膜
６の露出部分および基板表面の絶縁膜の一部を除去し
て、電荷蓄積層５の一部および不純物拡散層13の一部を
露出させる。次に、上記絶縁膜14上、基板表面上、前記
電荷蓄積層５の露出部上に厚さ500〜1000Å程度のリン
をドープした第３の多結晶シリコン15を形成し、この第
３の多結晶シリコン15に加速したリンイオンを打ち込
み、第３の多結晶シリコン15とMOSトランジスタの不純
物拡散層13との電気的接続を得る。次に、再び加速した
リンイオンを上記第３の多結晶シリコン15に打ち込み、
この第３の多結晶シリコン15と電荷蓄積層５との間の電
気的接続を得る。上記第３の多結晶シリコン15を形成す
るとき、キャパシタ電極用導電体７は酸化膜８により覆
われているので、このキャパシタ電極用導電体７と電荷
蓄積層５とが上記第３の多結晶シリコン15により電気的
に接続されることはなく、キャパシタが短絡することは
ない。この後、基板上に厚い絶縁膜16を形成し、さらに
通常の工程によりビット線用配線17を形成する。
上記製造方法によれば、キャパシタ用の電荷蓄積層で
ある第１の多結晶シリコン５とMOSトランジスタの不純
物拡散層13との電気的接続を、キャパシタ電極用導体７
との短絡が生じないように第３の多結晶シリコン８を介
して得ることができる。この際、マスク合わせの余裕が
必要なく、その分だけメモリセルサイズを縮小すること
が可能になる。また、上記不純物拡散層13と第３の多結
晶シリコン15とがオフセット構造になることはなく、上
記不純物拡散層13と電荷蓄積層５との電気的接続が十分
に得られる。
ある第１の多結晶シリコン５とMOSトランジスタの不純
物拡散層13との電気的接続を、キャパシタ電極用導体７
との短絡が生じないように第３の多結晶シリコン８を介
して得ることができる。この際、マスク合わせの余裕が
必要なく、その分だけメモリセルサイズを縮小すること
が可能になる。また、上記不純物拡散層13と第３の多結
晶シリコン15とがオフセット構造になることはなく、上
記不純物拡散層13と電荷蓄積層５との電気的接続が十分
に得られる。
なお、上記実施例では、キャパシタ用絶縁膜として窒
化シリコン膜上に酸化膜を形成する二層構造を示した
が、逆に酸化膜上に窒化シリコン膜を形成する二層構造
を用いてもよく、さらには窒化シリコン膜を酸化膜で挾
んだ三層構造とか窒化シリコン膜の単層構造を用いても
よい。
化シリコン膜上に酸化膜を形成する二層構造を示した
が、逆に酸化膜上に窒化シリコン膜を形成する二層構造
を用いてもよく、さらには窒化シリコン膜を酸化膜で挾
んだ三層構造とか窒化シリコン膜の単層構造を用いても
よい。
また、前記各多結晶シリコン5,7,15にドープする不純
物はそれぞれ砒素でもよい。また、第３の多結晶シリコ
ン15とMOSトランジスタの不純物拡散層13との電気的接
続を得るイオン打ち込みと、第３の多結晶シリコン15と
第１の多結晶シリコン５との電気的接続を得るイオン打
ち込みとを同時に行ってもよい。また、上記イオン打ち
込みにおいて、打ち込むイオンは砒素でもよい。
物はそれぞれ砒素でもよい。また、第３の多結晶シリコ
ン15とMOSトランジスタの不純物拡散層13との電気的接
続を得るイオン打ち込みと、第３の多結晶シリコン15と
第１の多結晶シリコン５との電気的接続を得るイオン打
ち込みとを同時に行ってもよい。また、上記イオン打ち
込みにおいて、打ち込むイオンは砒素でもよい。
また、上記実施例では、MOSトランジスタの不純物拡
散層12,13を形成したのち、第３の多結晶シリコン15の
イオン打ち込みによって上記拡散層12,13の一方とのコ
ンタクトをとったが、コンタクトをとるためのイオン打
ち込みによって同時にMOSトランジスタの不純物形成層
を形成してもよい。また、第３の多結晶シリコン15とMO
Sトランジスタの不純物拡散層13とのコンタクトを、イ
オン打ち込みに代えて熱工程による不純物拡散によって
行ってもよい。同様に、第３の多結晶シリコン15と第１
の多結晶シリコン５とのコンタクトを、熱工程による不
純物拡散によって行ってもよい。
散層12,13を形成したのち、第３の多結晶シリコン15の
イオン打ち込みによって上記拡散層12,13の一方とのコ
ンタクトをとったが、コンタクトをとるためのイオン打
ち込みによって同時にMOSトランジスタの不純物形成層
を形成してもよい。また、第３の多結晶シリコン15とMO
Sトランジスタの不純物拡散層13とのコンタクトを、イ
オン打ち込みに代えて熱工程による不純物拡散によって
行ってもよい。同様に、第３の多結晶シリコン15と第１
の多結晶シリコン５とのコンタクトを、熱工程による不
純物拡散によって行ってもよい。
また、前記第３の多結晶シリコン15に代えてシリサイ
ドを用いてもよい。
ドを用いてもよい。
また、上記実施例では、MOSトランジスタのゲート電
極11を絶縁膜14で覆った後で第３の多結晶シリコン15を
形成したので、ゲート電極11に対して第３の多結晶シリ
コン15をセルファラインで位置決めすることが可能にな
っている。
極11を絶縁膜14で覆った後で第３の多結晶シリコン15を
形成したので、ゲート電極11に対して第３の多結晶シリ
コン15をセルファラインで位置決めすることが可能にな
っている。
また、上記実施例は、溝堀り型キャパシタを用いたメ
モリセルの形成方法を示したが、平面型キャパシタ、積
み上げ型キャパシタを用いる場合にも本発明を適用でき
る。この場合、前記実施例における半導体基板に溝を堀
る工程を省略し得る。
モリセルの形成方法を示したが、平面型キャパシタ、積
み上げ型キャパシタを用いる場合にも本発明を適用でき
る。この場合、前記実施例における半導体基板に溝を堀
る工程を省略し得る。
［発明の効果］ 以上詳述したように本発明によれば、キャパシタ用の
電荷蓄積層とMOSトランジスタの拡散層との間の電気的
接続をとる際、マスク合わせの余裕をとる必要がなく、
キャパシタ用の電荷蓄積層とMOSトランジスタの拡散層
との電気的接続を十分にとることができ、メモリセルの
集積度を向上し得る半導体メモリの製造方法を提供でき
る。
電荷蓄積層とMOSトランジスタの拡散層との間の電気的
接続をとる際、マスク合わせの余裕をとる必要がなく、
キャパシタ用の電荷蓄積層とMOSトランジスタの拡散層
との電気的接続を十分にとることができ、メモリセルの
集積度を向上し得る半導体メモリの製造方法を提供でき
る。
第１図乃至第３図は本発明の半導体メモリの製造方法の
一実施例に係る製造工程を示す断面図、第４図は従来の
半導体メモリを示す断面図である。 １……半導体基板、３……溝、4,14,16……絶縁膜、５
……第１の多結晶シリコン、６……キャパシタ用絶縁
膜、７……第２の多結晶シリコン、８……酸化膜、10…
…ゲート絶縁膜、11……ゲート電極、12,13……不純物
拡散層、15……第３の多結晶シリコン、17……ビット線
用配線。
一実施例に係る製造工程を示す断面図、第４図は従来の
半導体メモリを示す断面図である。 １……半導体基板、３……溝、4,14,16……絶縁膜、５
……第１の多結晶シリコン、６……キャパシタ用絶縁
膜、７……第２の多結晶シリコン、８……酸化膜、10…
…ゲート絶縁膜、11……ゲート電極、12,13……不純物
拡散層、15……第３の多結晶シリコン、17……ビット線
用配線。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/04 Ｈ０１Ｌ 27/04 Ｃ (72)発明者 松元 保男 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭60−224260（ＪＰ，Ａ) 特開 昭54−40580（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板上に第１の絶縁膜を形成する工
程と、上記第１の絶縁膜上にメモリセル用キャパシタの
電荷蓄積用の第１の導電体を形成する工程と、 上記第１の導電体上に耐酸化性のあるキャパシタ用絶縁
膜を形成する工程と、 上記キャパシタ用絶縁膜上にこの絶縁膜の一部が露出す
るようにキャパシタ電極用の第２の導電体を形成する工
程と、 上記第２の導電体上に、後で行われるエッチングに伴う
マスクとして十分な厚さを有する第１の酸化膜を形成す
る工程と、 上記キャパシタ用絶縁膜の露出部分の近傍の半導体基板
上にメモリセルのトランスファゲート用のMOSトランジ
スタの少なくともゲート電極を形成する工程と、 上記ゲート電極を覆うように、後で行われるエッチング
に伴うマスク用絶縁膜を形成する工程と、 少なくとも前記第１の酸化膜およびマスク用絶縁膜をマ
スクとして前記キャパシタ用絶縁膜の露出部分および前
記MOSトランジスタの不純物拡散層のコンタクト予定領
域に対応する半導体基板の表面上の絶縁膜をエッチング
して前記第１の導電体の一部および半導体基板表面の一
部をそれぞれ露出させる工程と、 上記半導体基板表面の露出部上および前記第１の導電体
の露出部上および前記第１の酸化膜上に第３の導電体を
形成する工程と、 上記第３の導電体と前記MOSトランジスタの不純物拡散
層とのコンタクト部および上記第３の導電体と前記第１
の導電体とのコンタクト部の電気的接続をとる工程とを
具備することを特徴とする半導体メモリの製造方法。 - 【請求項２】前記第１の絶縁膜を形成する工程の後で半
導体基板に溝堀り型キャパシタを形成するための溝を堀
り、この溝の内面に第２の絶縁膜を形成する工程をさら
に具備し、この第２の絶縁膜上および前記第１の絶縁膜
上に前記第１の導電体を形成することを特徴とする請求
項１記載の半導体メモリの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043479A JPH0821685B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体メモリの製造方法 |
| KR1019890002232A KR920003444B1 (ko) | 1988-02-26 | 1989-02-25 | 반도체메모리의 제조방법 |
| US07/646,496 US5187566A (en) | 1988-02-26 | 1991-01-28 | Semiconductor memory and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043479A JPH0821685B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01218056A JPH01218056A (ja) | 1989-08-31 |
| JPH0821685B2 true JPH0821685B2 (ja) | 1996-03-04 |
Family
ID=12664859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63043479A Expired - Fee Related JPH0821685B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体メモリの製造方法 |
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| JP (1) | JPH0821685B2 (ja) |
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| EP0164829B1 (en) * | 1984-04-19 | 1988-09-28 | Nippon Telegraph And Telephone Corporation | Semiconductor memory device and method of manufacturing the same |
| JPS60224260A (ja) * | 1984-04-20 | 1985-11-08 | Toshiba Corp | 半導体記憶装置 |
| JPS6156445A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置 |
| JPS6167955A (ja) * | 1984-09-11 | 1986-04-08 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| JPS61166157A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | 半導体記憶装置 |
| EP0236089B1 (en) * | 1986-03-03 | 1992-08-05 | Fujitsu Limited | Dynamic random access memory having trench capacitor |
| US4686552A (en) * | 1986-05-20 | 1987-08-11 | Motorola, Inc. | Integrated circuit trench cell |
| US4785337A (en) * | 1986-10-17 | 1988-11-15 | International Business Machines Corporation | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
| US4801988A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Semiconductor trench capacitor cell with merged isolation and node trench construction |
| US4888820A (en) * | 1988-12-06 | 1989-12-19 | Texas Instruments Incorporated | Stacked insulating film including yttrium oxide |
-
1988
- 1988-02-26 JP JP63043479A patent/JPH0821685B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-25 KR KR1019890002232A patent/KR920003444B1/ko not_active Expired
-
1991
- 1991-01-28 US US07/646,496 patent/US5187566A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01218056A (ja) | 1989-08-31 |
| KR920003444B1 (ko) | 1992-05-01 |
| KR890013800A (ko) | 1989-09-26 |
| US5187566A (en) | 1993-02-16 |
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