JPH0197029A - フレーム処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はディジタル多重変換装置において、入力され
たディジタル情報信号をフレーム化するためのフレーム
処理装置に関する。

（従来の技術） ディジタル多重変換装置は、互いに非同期のディジタル
情報信号からなる複数チャネルの低次群入力信号を時分
割の高次群信号に多重化する装置である。従来のディジ
タル多重変換装置では、例えば東海大学出版会発行「デ
ィジタル通信技術」第３章　多重化・同期技術に記載さ
れているように、各チャネルの低次群信号をメモリを介
して多重変換部に入力し、多重化後にフレーム処理を行
なっている。フレーム処理部では、多重化された信号に
対してフレーム化に必要なフレーム同期信号やスタッフ
判御信号その他の制御信号をメモリの読出しクロックに
同期したタイミングで挿入した後、スクランブル処理を
施して高次群信号として出力する。

ここで、メモリの書込みクロックと読出しクロックは位
相比較器により一比較され、両クロックの位相差が予め
設定された基準値を越えると、スタッフ要求がスタッフ
制御部に出される。スタッフ制御部は通常は読出しクロ
ック発生部からのクロックをそのままメモリに読出しク
ロックとして与えているが、スタッフ要求を受けると特
定のタイミングにおいてメモリへの読出しクロックを１
パルス停止する、いわゆるスタッフ処理と呼ばれる同期
化処理を行なう。これによりメモリ内のデータ蓄積量は
一定に保たれる。

このように従来のディジタル多重変換装置では、フレー
ム化を多重化後の高速動作領域で行なりでいるため、高
速動作が可能な電子素子を多量に必要とする。また、非
同期低次群信号の同期化処理をフレーム化処理とは別個
に′行なっているため、回路規模が大きい。従って、装
置全体の製作コストが高いという問題がある。

（発明が解決しようとする問題点） このように従来のディジタル多重化装置では、高速動作
できる電子素子を多量に必要とし、また回路規模が大き
いという問題があった。

本発明はこのような問題点を解決し、フレーム化処理と
同期化処理を多重化前の低速動作領域で同時に行なうこ
とを可能としたフレーム処理装置を提供することを目的
とする。

［発明の構成］ （問題点を解決するための手段） 本発明では直列入力データを直並列変換手段により並列
データに変換し、この並列データについてフレーム化手
段においてフレーム化処理とスタッフ処理を施す。この
場合、スタッフ処理は直並列変換手段を動作させる第１
のクロック信号をカウントする第１のカウンタの出力信
号と、第２のクロック信号に同期した信号とを比較する
位相比較手段の出力に基づいて施され、またフレーム化
処理はｍ２のクロック信号をカウントする第２のカウン
タの出力信号に同期して行なわれる。そして、フレーム
化手段の出力データは第２のクロック信号に従って並直
列変換され、直列データとして出力される。

（作　用） このように本発明では、フレーム化処理と並行して同期
化のためのスタッフ処理が行なわれる。

これにより回路規模の縮小が図られる。また、これらの
処理は多重化される前の段階で、しかも直並列変換によ
り出力される並列データのビット数をｍとすれば直列入
力データが１　／　ｍの速度に低下した領域で行なわれ
るから、高速動作のできる高価な電子素子の数は僅かで
済む。

（実施例） 本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例に係るディジタル多重変換装
置の概要を示すブロック図である。

第１図において、複数（Ｎ）チャネルの入力低次群信号
１はフレーム処理装置２によって、ｍビットの情報信号
とｍ＋１ビット周期で挿入される１ビツトのブロック区
切り信号とで構成されるブロック化信号３に変換された
後、多重変換部５により時分割多重され、高次群信号の
例えばｍＢｌｃのＢ　Ｓ　Ｉ　（Ｂｉｔ　５ｅｑｕｅｎ
ｃｅ　Ｉｎｄｅｐｅｎｄｅｎｃｅ）符号６に変換される
。例えば入力低次群信号１のビットレートを１００Ｍｂ
／ｓ　、チャネル数をＮ−１６とすれば、出力高次群信
号６は１．６Ｇｂ／ｓとなる。

ｍ８１ｃは第３図に示すように、ｍビットの情報信号（
制御信号ビットが含まれているブロックはｍ−１ビツト
の情報信号）と共にブロック化信号を構成するｍ＋１ビ
ット周期のブロック区切りビットとして、１ビツトのＣ
（Ｃｏｅｐｌｅｍｅｎｔａｒｙ）ビットを配置する符号
形態であり、ＢＳＩ符号の一種である。Ｃビットはその
にビット前の情報ビット（情報信号のビット）の相補値
が用いられる。

すなわち、Ｃビットよりにビット前の情報ビットが１で
あればＣビットは０となり、ｋビット前の情報ビットが
０であればＣビットは１となる。このようにすると、多
重化により得られた高次群信号６には０または１がｍビ
ットより多く連続して現われることはなくなり、ＢＳＩ
化がなされる。

なお、多重変換部５より出力される高次群信号６中の各
チャネル中のブロック区切り信号としてのＣビットは、
前のチャネルの情報信号ビットの相補値を用いてもよい
。また、多重変換部５より出力される高次群信号６中の
各チャネル中のブロック区切り信号を基準として、ｋビ
ット前の情報ビットの相補値をブロック区切り信号と置
換してもよい。さらに、ブロック区切り信号としてはＣ
ビットでなく、スペースビットまたはマークビットを用
いてもよい。

ブロック区切り信号やＣビットの挿入は、本実施例では
多重変換部５で行なわれるが、各フレーム処理装置２を
連携させ、フレーム処理装置２内で行なってもよい。

各フレーム処理装置２は多重変換部５の内部で生成され
た共通のブロック同期信号を入力とし、このブロック同
期信号を基準として、それぞれに必要なビット数だけデ
ータを遅延させてブロック化信号３を同時に出力できる
構成となっている。

一方、多重変換部５はＮ個のフレーム処理装置２から同
時に出力されるブロック化信号３の同時に現われるＮビ
ット並列信号を順次並直列変換することによって、時分
割多重の高次群信号６を出力する構成となっている。

第２図は第１図のフレーム処理装置２の構成を詳細に示
したものである。ディジタル情報信号からなる直列入力
データ１１は第１図における低次群信号１に相当する信
号であり、直並列変換器１２によりｍビットの並列デー
タ１３に変換される。並列データ１３はビットインサー
タ１４に入力され、第３図に示すようなフレーム化に必
要なフレーム同期ビット（ＰＬ−Ｐ４）　、チャネル識
別ビット（ＣＩＤ）、パリティビット（Ｐ）、サービス
ピッ）　（ＳＶ）　、　スタッフ制御ヒツト（５ＦＣＩ
　−５ＰＣ３）　。

スタッフビット（ＳＢ）等の制御信号が制御ビットに挿
入される。フレーム同期ビットＦ１〜Ｆ４は受信側にお
いてフレームの位置を特定する、すなわちフレーム同期
を確立するためのものであり、チャネル識別ビットＣＩ
Ｄは当該フレームの属するチャネルを識別するためのも
のであり、パリティビットＰは受信側でパリティチエツ
クを行なうための信号であり、サービスビットＳ■はユ
ーザによって任意に使用されるビットである。なお、パ
リティビットＰは高次群信号６への多重化後に挿入して
もよい。

スタッフビットＳＢはフレーム処理装置２における入出
力の同期化のために、入出力クロックに一定以上の位相
差が生じた場合に特定位置に挿入される信号であり、ス
タッフ制御ビット５ＦＣＩ〜５ＰＣ３はスタッフビット
挿入位置の情報がスタッフピッ）ＳＢか、通常の情報デ
ータであるかを示す信号である。スタッフビットＳＢを
挿入することをスタッフオンという。

ビットインサータ１４の出力はさらにスクランブラ１５
により、マーク率をほぼ一定にするためのスクランブル
処理が施され、並列フレーム化信号１６となる。並列フ
レーム化信号１６は並直列変換器１７により直列データ
に変換され、ブロック化信号１８として出力される。

入力クロック（第１のクロック信号）１９は、入力デー
タ１１に同期したクロック信号であり、直並列変換器１
２に供給されるとともに、入力カウンタ（第１のカウン
タ）２０に入力される。入力カウンタ２０は分周比可変
のいわゆるモジュラスカウンタによって構成され、通常
はｍ進カウンタとして動作し、並列データ１３のビット
数ｍだけ入力クロック１９をカウントすると、直並列変
換器１２にラッチパルスＬＡＰを供給する。

一方、出力クロック（第２のクロック信号）２１は出力
データ１８に同期したクロック信号であり、出力カウン
タ２２に入力される。出力カウンタ２２は（ｍ＋１）進
カウンタであり、出力クロック２１を１／　（ｍ＋１）
分周して、ピットインサータ１４およびスクランブラ１
５での処理に使用される内部クロック（第３のクロック
信号）ＩｃＫを生成すると共に、カウント値が０になっ
たとき、ブロック化信号１８を出力するためのタイミン
グ信号として、並直列変換器１７に対しパラレルロード
信号ＰＬＳを供給する。

出力カウンタ２２は第１図における多重変換部５から出
力されるブロック同期信号４に相当するブロック同期信
号２４が与えられると、初期値設定スイッチ２３に予め
セットされた初期値がロードされる。従って、初期値設
定スイッチ２３により出力カウンタ２２から直並列変換
器１７に供給される、ブロック化信号１８の出力のため
のタイミング信号であるパラレルロード信号ＰＬＳの位
相をブロック同期信号２４に対して任意に設定でき、ブ
ロック化信号１８が出力されるタイミング、すなわちブ
ロック周期の位相をブロック同期信号２４に対して任意
に設定することが可能である。

これにより第１図の各フレーム処理装置２は、共通のブ
ロック同期信号４を用いながら、初期値設定スイッチ２
３を適切に設定することで、多重変換部５で正しく多重
化されるようにブロック化信号３を同時に出力すること
ができる。

出力カウンタ２２によって生成された内部クロックＩＣ
Ｋは、アドレスカウンタ２５にも入力され、アドレスカ
ウンタ２５の出力はアドレスデコーダ２６に入力される
。アドレスデコーダ２６には、位相比較器２７の出力も
与えられている。

位相比較器２７は入力カウンタ２０から出力される位相
比較用信号Ｓｌと、出力カウンタ２２から出力される位
相基準信号Ｓ２とを比較する。なお、位相基準信号Ｓ２
は出力クロック２１に同期していればよく、例えばフレ
ームの先頭パルスであってもよい。位相比較器２７は記
憶機能を持っており、１フレームの特定のタイミングで
信号Ｓ　１．ｓ　２の位相比較結果を記憶する。位相比
較器２７で信号Ｓ１．Ｓ２の位相不一致が検出され記憶
されると、スタッフ要求信号５ＴＰＲがアドレスデコー
ダ２６に供給される。

位相比較器２７が比較結果を記憶するタイミングは、ス
タッフ制御ビット５ＦＣＩ〜５ＰＣ３の最初のビット５
ＦＣＩより前のタイミング、例えばフレームの先頭位置
が好ましい。スタッフ制御ビット５ｐｃｔ〜５ＰＣ３は
位相比較器２７からスタッフ要求信号５ＴＰＲを受けた
とき、それぞれ特定の値に設定され、３つのビットの組
合わせによってスタッフビットＳＢの挿入・不挿入を指
示する必要があるからである。

位相比較器２７の記憶タイミングをこのようにした場合
、記憶した比較結果に基づくスタッフ制御ビット５ｐｃ
ｔ　−５ｐｃａの設定とスタッフビットＳＢの挿入は、
その位相比較結果を記憶したフレームと同一フレームで
行なうことができる。位相比較器２７の比較結果の記憶
タイミングは、最初のスタッフ制御ビット５ＰＣＩより
後に選んでもよい。例えば記憶タイミング１フレームに
１回でなく、フレームを構成するブロックの周期に同期
して記憶してもよい。その場合、記憶した比較結果に基
づくスタッフ制御ビット５ＦＣＩ　−５ＦＣ３の設定と
スタッフビットＳＢの挿入は、次のフレームで実行すれ
ばよい。また、位相比較器２７の比較結果の記憶は、こ
れを基にしてなされたスタッフビットＳＨの挿入後から
当該フレームが終了するまでの間に解除される。

アドレスデコーダ２６はアドレスカウンタ２５の出力お
よび位相比較器２７の出力に基づいてインサートデータ
セレクタ２８にセレクト信号を供給するとともに、ビッ
トインサータ１４に対してはインサート制御信号ｌＮ５
−Ｃを供給し、スクランブラ１５に対してはスクセンブ
ルオフ信号５ＣＲ−０およびスクセンブルリセット信号
５ＣＲ−Ｒを供給し、入力カウンタ２０に対してはカウ
ンタモード切換−え信号ＣＮＴ−Ｃを供給する。

カウンタモード切換え信号ＣＮＴ−Ｃは、ピットインサ
ータ１４においてインサータデータセレクタ２８からの
インサータデータ（制御信号）を挿入するとき、入力カ
ウンタ２０をｍ進カウンタから（ｍ”−１）進カウンタ
に切換える信号である。入力カウンタ２０はこのカウン
タモード切換え信号ＣＮＴ−Ｃが与えられると、入力ク
ロック１つを（ｍ−１）個カウントした後、直並列変換
器１２にラッチパルスＬＡＰを与える。このとき直並列
変換器１２はｍビットの出力ラインのうち、（ｍ−１）
ビットのラインのみに入力データ１１を並列化したデー
タを出力し、他の１ビツトのラインにはなんらデータを
出力せず、ピットインサータ１４に対して空きビットを
制御ビットとしてを提供する。

なお、この空きビットが設定されるラインは常に決まっ
ており、例えば並列データ１３の出力ラインの第２図で
最も下のライン（ｍ番目の出力ライン）である。ピット
インサータ１４はこの空きビットに、インサートデータ
セレクタ２８から供給されるフレーム化に必要な制御信
号を挿入することになる。

第２図において、フレーム化手段はピットインサータ１
４．スクランブラ１５．アドレスカウンタ２５．アドレ
スデコーダ２６およびインサートデータセレクタ２８に
よって構成されている。

次に、第２図の各部の構成について第４図〜第１０図を
用いて説明する。第４図は直並列変換器１２の一構成例
を示したもので、入力データ１１がデータ入力として与
えられ、入力クロック１９がシフトクロックとして与え
られるｍ段のシフトレジスタ４］と、このシフトレジス
タ４１の各段の出力をラッチパルスＬＡＰにより一時記
憶するラッチ回路４２とで構成され、ラッチ回路４２か
ら並列データ１３が出力される。

第５図は直並列変換器１２の他の構成例であり、ｍ個の
エツジトリガＤ形フリップフロップ５１と、フリップフ
ロップ５１の出力をラッチパルスＬＡＰにより一時記憶
するラッチ回路５２と、入力クロック１９をカウントす
るカウンタ５３と、カウンタ５３の出力値をデコードす
るデコーダ５４とで構成される。第６図はデコーダ５４
の出力Ｑｃｌ〜ＱｃＩＩ＋の波形を示したもので、これ
らの各出力がフリップフロップ５１の各クロック入力端
Ｃに順次クロックパルスとして供給されることによって
、フリップフロップ５１は第４図におけるシフトレジス
タ４１と同様な動作を行なう。

なお、第５図におけるフリップフロップ５１にマスター
スレーブＤ形フリップフロップを用い、第７図に示すよ
うにデコーダ５４から各フリップフロップ５１のクロッ
ク入力に与えられるクロックパルスの立上りエツジを順
次ずらしてマスター側フリップフロップにより直並列変
換を行ない、クロックパルスの立下りエツジは同時とし
、立下りエツジでスレーブ側フリップフロップにラッチ
を行なうようにしてもよい。この場合、フリップフロッ
プ５１がラッチ回路を兼用することになり、ラッチ回路
５２は不要となる。

第８図はアドレスカウンタ２５からの信号に基づいてア
ドレスデコーダ２６から出力される信号と、インサート
データセレクタ２８に入力されるインサートデータ２９
を具体的に示したもので、アドレスデコーダ２６からイ
ンサートデータセレクタ２８に供給されるＰＬ−Ｐ４．
　ＳＶ、　ＣＩＤ　、　Ｐ　、　ＳＢ。

５ＰＣＩ〜ＳＩ’Ｃ３は、第３図に同じ記号で示される
各制御信号のデータセレクトを指示する。インサータデ
ータ２９として入力されているＦＩＤ　−Ｆ２Ｏ。

ＳＶＤ　、　ＣＩＤＤ、　ＰＤ、　ＳＢＤ　、　５ＰＣ
ＩＤ　〜５ＦＣＩＤは、Ｆ１〜Ｆ４．　ＳＶ、　ＣＩＤ
　、　Ｐ　、　ＳＢ、　５ＦＣＩ　〜５ＦＣ３ノ各制御
信号として挿入されるべきデータの値を示している。

具体的には例えばフレーム同期ビットＰＩＤ　−Ｐ２Ｏ
に関しては、ＰＩＤ　−１，Ｐ２Ｏ−０，Ｐ２Ｏ−０゜
Ｐ２Ｏ−１のように選ばれる。また、スタッフ制御ビッ
ト５ＰＣＩ　−５ＦＣ３の値に関しては、スタッフオン
、つまり位相比較器２７からスタッフ要求信号５ＴＰＲ
が与えられたとき、５ＰＣＩＤ　−１、８ＦＣ２Ｄ　−
１。

５ＰＣ３Ｄ　−１となるように選ばれる。

アドレスデコーダ２６から出力される他の制御信号のう
ち、インサート制御信号ｌＮ５−Ｃはビットインサータ
１４にインサートの有無を指示する信号である。また、
スクランブルオフ信号５ＣＲ−０はスクランブラ１５に
入力される並列データのうち、ｍ番目のラインのデータ
をスクランブルするか、しない（スクランブルオフ）か
を指示する信号であり、このｍ番目のラインに制御信号
が乗っているときは、スクランブルオフの状態になる。

スクランブルリセット信号５ＣＲ−Ｒは、スクランブラ
１５内の擬似ランダム系列発生器（後述する）をリセッ
トする信号である。

第９図はピットインサータ１４の構成例である。

直並列変換器１２からの並列データ１３はバッファとし
て用いられるｍ個のエツジトリガＤ形フリップフロップ
６１に入力され、内部クロックＩＣＫをインバータ６２
により反転したクロックの立上りエツジでラッチされる
。フリップフロップ６１の出力はｍ個のエツジトリガＤ
形フリップフロップ６３に入力され、内部クロックＩＣ
Ｋをバッファ６４を通したクロックの立上りエツジでラ
ッチされる。

ｍ番目のフリップフロップ６１ｍのＱ出力と６３ｍのＤ
入力との間には、スイッチ６５が挿入されている。この
スイッチ６５はインバータ６２の出力クロックの立上が
りでインサート制御信号Ｉ　Ｎ５−Ｃをラッチするエッ
°ジトリガＤ形フリップフロップ６６の出力によって制
御され、常時はフリップフロップ６１ｍのＱ出力とフリ
ップフロップ６３ｍのＤ入力とを接続するが、インサー
ト制御信号Ｉ　Ｎ５−Ｃがインサート状態になると両者
を切離すとともに、インサートデータセレクタ２８によ
って選択されたインサータデータを制御信号としてフリ
ップフロップ６３ｍのＤ入力に与える。これにより先の
空きビットに制御信号が挿入される。

第１０図はスクランブラ１５の構成例である。

ピットインサータ１４からの並列データはバッファとし
て用いられるｍ個のエツジトリガＤ形フリップフロップ
７１に入力され、内部クロックＩＣＫをインバータ７２
により反転したクロックの立上りエツジでラッチされる
。フリップフロップ７１の出力はｍ個の排他的論理和回
路（ＥＯＲ回路）７３の一方の入力に与えられる。ＥＯ
Ｒ回路７３の他の入力には、擬似ランダム発生器７４の
出力が与えられている。ＥＯＲ回路７３の出力はｍ個の
エツジトリガＤ形フリップフロップ７５に入力され、内
部クロックＩＣＫをバッファ７６を通したクロックの立
上りエツジでラッチされる。擬似ランダム発生器７４は
、例えばｍ個のＭ系列（最大周期系列）を発生する。こ
の擬似ランダム系列と入力データとの排他的論理和をと
ると、入力データがランダム化、すなわちスクランブル
される。

ｍ番目のＥＯＲ回路７３ｍの入出力とｍ番目のフリップ
フロップ７５ｍのＤ入力との間には、スイッチ７７が挿
入されている。このスイッチ７７はインバータ７２の出
力クロックの立上がりでスクランブルオフ信号５ＣＲ−
０をラッチするエツジトリガＤ形フリップフロップ７８
の出力によって制御され、常時はＥＯＲＩ回路７３ｍの
出力とフリップフロップ７５ｍのＤ入力とを接続するが
、スクランブルオフ信号５ＣＲ−０がスクランブルオフ
の状態になるとＥ　ＯＲ’回路７３ｍの入力（フリップ
フロップ７１ｍの出力）とフリップフロップ７５ｍのＤ
入力とを接続する。このようにすることにより、ピット
インサータ１４からの並列データの１番目〜（ｍ−１）
番目のビットは常時スクランブルされるが、ｍ番目のビ
ットは情報信号（入力データ１１）が乗っているときの
みスクランブルされ、制御信号が乗っているときはスク
ランブルされずにそのまま出力される。

擬似ランダム発生器７４はシフトレジスタ列とそのシフ
トレジスタ列の適当な段から帰還をかけるための排他的
論理和回路によって構成され、ある長い周期で繰返す擬
似ランダムパターンを発生する。この場合、擬似ランダ
ム系列発生器７４はスクランブルリセット信号５ＣＲ−
Ｒが与えられるとリセットされ、その出力は初期値に戻
り、再び擬似ランダム系列を帰還により定まる順序で発
生し始める。擬似ランダム系列発生器７４の初期値は初
期値設定スイッチ７９によって設定が可能である。この
初期値を第１図に示したディジタル多重変換装置におけ
る各フレーム処理装置２毎に異ならせておけば、多重変
換部６で多重化された後もランダム性が低下することは
ない。

このように本実施例のフレーム処理装置では、フレーム
化手段においてフレーム化１；必要な制御情報の挿入と
同期化のためのスタッフ処理を行なっているため、スタ
ッフ処理をフレーム化とは別個に行なっている従来の装
置に比較して回路規模が大きく縮小される。また、フレ
ーム化処理は入力データが直並列変換器１２によりｍビ
ットまたはｍ−１ビツトの並列データ１３に変換された
段階で行なわれるため、たとえ入力データ１１である低
次群信号のビットレートが高くとも、処理速、度は１／
ｍまたは１（ｍ−１）という低速でよい。

このため直並列変換器１２および並直列変換器１７以外
の部分は、汎用の安価な電子素子を用いることができる
。

［発明の効果］ 本発明によれば、直列入力データを第１のクロック信号
に従って並列データに変換した後、第１のクロック信号
をカウントする第１のカウンタの出力信号と、第２のク
ロック信号に同期した信号とを比較する位相比較手段に
基づ゛くスタッフ処理を、第２のクロックをカウントす
る第２のカウンタの出力信号に同期したフレーム化と同
時に行ない、フレーム化後の出力データを第２のクロッ
ク信号に従って直列データに変換する構成としたことに
より、回路規模を縮小でき、高速動作部分も大きく減少
する。従って、本発明によるフレーム処理装置は、安価
であるばかりでなく、小型で、信頼性が高いという利点
を持つ。

【図面の簡単な説明】

第１図は本発明のフレーム処理装置が使用されるディジ
タル多重変換装置の構成図、第２図は本発明の一実施例
に係るフレーム処理装置の構成図、第３図は同実施例に
おける多重変換部から出力される信号のフレーム構成を
示す図、第４図は同実施例における直並列変換器の構成
例を示す図、第５図は直並列変換器の他の構成例を示す
図、第６図は第５図の直並列変換器の動作を示すタイム
チャート、第７図は直並列変換器のさらに別の例の動作
を示すタイムチャート、第８図は同実施例における要部
を拡大して示す図、第９図は同実施例におけるビットイ
ンサータの構成例を示す図、第１０図は同実施例におけ
るスクランブラの構成例を示す図である。 １・・・低次群信号、２・・・フレーム処理装置、３・
・・ブロック化信号、４・・・ブロック同期信号、５・
・・多重変換部、６・・・高次群信号、１１・・・直列
入力データ、１２・・・直並列変換器、１３・・・並列
データ、１４・・・ピットインサータ、１５・・・スク
ランブラ、１６・・・並列フレーム化信号、１７・・・
並直列変換器、１８・・・直列出力データ、１９・・・
入力クロック（第１のクロック信号）、２０・・・入力
カウンタ（第１のカウンタ）、２１・・・出力クロック
（第２のクロック）、２２・・・出力カウンタ（第２の
カウンタ）、２３・・・初期値設定スイッチ、２４・・
・ブロック同期信号、２５・・・アドレスカウンタ、２
６・・・アドレスデコーダ、２７・・・位相比較器、２
８・・・インサータデータセレクタ、２つ・・・インサ
ータデータ。 出願人代理人　弁理士　鈴江武彦 慎　１　図 第　５　ｕ 第　６　図 第　７　圓 第　８　図 第　９　目

Claims (1)

1. 【特許請求の範囲】 （１）直列入力データを第１のクロック信号に従って並
   列データに変換する直並列変換手段と、前記第１のクロ
   ック信号をカウントする第１のカウンタと、 第２のクロック信号をカウントする第２のカウンタと、 前記第１のカウンタの出力信号と前記第２のクロック信
   号に同期した信号とを比較する位相比較手段と、 前記直並列変換手段から出力される並列データを前記第
   ２のカウンタの出力信号に同期してフレーム化するとと
   もに、前記位相比較手段の出力に基づいてスタッフ処理
   を施すフレーム化手段と、このフレーム化手段の出力デ
   ータを前記第２のクロック信号に従って直列データに変
   換する並直列変換手段とを備えたことを特徴とするフレ
   ーム処理装置。 （２）フレーム化手段は、直並列変換手段から出力され
   る並列データの特定ビットにフレーム同期ビット、チャ
   ネル識別ビット、パリティチェックビットおよびサービ
   スビットのうちの少なくとも一つのビットとスタッフ制
   御ビットおよびスタッフビットを選択的に挿入すること
   を特徴とする特許請求の範囲第１項記載のフレーム処理
   装置。 （３）フレーム化手段は、位相比較手段の比較結果をフ
   レーム上の特定のタイミングで記憶し、その記憶した比
   較結果を基にしてスタッフ制御ビットの値を決定し、か
   つスタッフビットの挿入を行なうことを特徴とする特許
   請求の範囲第２項記載のフレーム処理装置。（４）位相
   比較手段の比較結果を記憶する特定のタイミングは、フ
   レームを構成するブロックの周期に同期したタイミング
   に設定されることを特徴とする特許請求の範囲第３項記
   載のフレーム処理装置。 （５）位相比較手段の比較結果の記憶は、これを基にし
   てなされたスタッフビットの挿入後から当該スタッフビ
   ットの挿入がなされたフレームが終了するまでの間に解
   除されることを特徴とする特許請求の範囲第３項記載の
   フレーム処理装置。 （６）第２のクロック信号に同期した信号は、第２のカ
   ウンタから出力されることを特徴とする特許請求の範囲
   第１項記載のフレーム処理装置。 （７）第２のクロック信号に同期した信号は、フレーム
   の先頭パルスであることを特徴とする特許請求の範囲第
   １項記載のフレーム処理装置。