JPH0197031A - フレーム処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は入力データを周期的に制御ビットを付加する
ことによってフレーム化するフレーム処理装置に関する
。

（従来の技術） 入力データ信号に一定の周期性を有するビ・ソトや入力
データ以外の信号（以下、これらを総称して制御ビット
という）を時系列的に付加する操作をフレーム化といい
、このフレーム化を行なう装置をフレーム処理装置とい
う。

従来のフレーム処理装置では、第１１図に示したように
直列入力データーをメモリ１０１に書込みψ読出しアド
レス制御回路１０２により入力クロックに従って書込み
、出力クロックに従って読出した後、インサータ１０３
でフレーム化に必要な制御ビットを挿入し、さらにデー
タのランダム性を向上させるため、スクランブラ１０４
によってスクランブル処理を施してフレーム化信号から
なる出力データを出力している。出力データは入力デー
タの間に制御ビットが挿入されたものであるため、出力
クロックは制御ビットの挿入骨だけ入力クロックより速
度の速いクロックが使用される。また、入力データにフ
レーム化のための制御ビットを付加している場合でも、
入力データは連続的に到来してくるので、データの欠落
が生じないように入力データをメモリ１０１に書込み、
適宜読出している。この場合、メモリｌｏｔは書込み・
読出しアドレス制御回路１０２によってメモリ内のデー
タ量が一定に保たれるように制御される。また、書込み
・読出しアドレス制御回路１０２とインサータ１０３お
よびスクランブラ１０４は、フレームコントローラ１０
５により制御されている。

この構成では、フレーム処理装置内の処理が全てシリア
ルデータの形で行なわれるため、メモリ１０１以降の処
理は出力クロックの速度以上でなされる。このためには
、出力クロック以上の高速で動作しても信号遅延が問題
とならないような高速動作デバイス（ディスクリートト
ランジスタ等）を使用しなければならず、コスト的負担
が増大する。

しかも、このようにシリアル処理であることのために、
入力クロックの速度が速くなると、制御信号の伝搬遅延
が問題となる。すなわち、制御信号の伝搬遅延があると
、データ信号のタイミングと、制御信号のタイミングが
ずれてしまうことになり、正しいフレーム化ができない
。この問題を避けるには、伝搬遅延が生じないようにＩ
Ｃ内のレイアウトを考慮して、配線長を極力短くする等
の困難が生じる。

さらに、書込み・読出しアドレス制御回路１０２におい
ては、入力データの書込みアドレスを指定する書込みア
ドレスカウンタと、読出しアドレスを指定する読出しア
ドレスカウンタに加え、メモリ１０１のデータ蓄積量を
一定にするために、両カウンタ間の値の距離を一定値以
上とならないように監視するデイスタンス制御回路を必
要とする。

すなわち、メモリ１０１の入出力管理のために必要な回
路規模が大きくなり、これもコスト高の要因となってい
る。

（発明が解決しようとする問題点） このように従来のフレーム処理装置では、高速動作デバ
イスを多く必要とし、また回路規模が大きいために、コ
ストが高く、さらに制御信号の伝搬遅延の影響が大きい
という問題があった。

本発明はこのような問題を解決し、高速動作の処理部分
を減少させるとともに、回路規模の縮小を図り、さらに
制御信号の伝搬遅延に対する許容度を大きくできるフレ
ーム処理装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明に係るフレーム処理装置は、ｍ本の出力ラインを
有し、直列入力データをｍビットまたはｍ−ｎビット（
ｍ＞ｎ＞０）の並列データに変換してｍ本の出力ライン
、または特定位置に定められたｎ本を除くｍ−ｎ本の出
力ラインに出力する直並列変換手段と、この直並列変換
手段から出力される並列データをｍビットとｍ−ｎビッ
トとに選択的に切換える切換え手段と、直並列変換手段
からｍ−ｎビットの並列データが出力されるときの前記
ｎ本の出力ライン上にフレーム化に必要な制御ビットを
挿入するフレーム化手段と、このフレーム化手段の出力
データを直列データに変換する並直列変換手段とを備え
たことを特徴とする。

ここで、直並列変換手段は例えば直列入力データを所定
のクロックに従つ・てシフトするシフトレジスタ機能お
よびラッチ機能を有し、切換え手段は例えば分周比が１
　／　ｍとｌ／（ｍ＋１）とに切換え可能に構成され、
前記クロックを入力とするカウンタからなり、直並列変
換手段にラッチパルスを供給することによって直並列変
換手段から出力される並列データをｍビットとｍ−ｎビ
ットとに選択的に切換える。

（作　用） このように本発明では、入力データをｍビットまたはｍ
−１ビツトの並列データに変換した後、フレーム化のた
めの処理を施すことにより、処理速度は出力クロックの
１／　（ｍ＋１）以下の速度となるので、直並列変換及
び並直列変換手段以外の部分に動作速度の遅い素子を用
いることが可能となる。また、フレーム化手段に供給さ
れる制御信号の伝搬遅延の影響も１／　（ｍ＋１）以下
に緩和され、それだけＩＣ内のレイアウトに対する制約
も少なくなる。

さらに、従来の装置で入力データを一時蓄積するメモリ
の入出力を管理するために必要とした書込みおよび読出
しアドレス制御回路とデイスタンス制御回路に相当する
部分が、直並列変換手段から出力される並列データのビ
ット数を切換えるカウンタ等により構成される切換え手
段のみで実現され、回路規模が大幅に縮小される。

（実施例） 本発明の実施例をディジタル変換装置におけるフレーム
処理装置を例にとって説明する。第１図は本発明の一実
施例に係るフレーム処理装置が使用されるディジタル多
重変換装置の概要を示すブロック図である。

第１図において、複数（Ｎ）チャネルの入力低次群信号
１はフレーム処理装置２によって、ｍビットの情報信号
とｍ＋１ビット周期で挿入される１ビツトのブロック区
切り信号とで構成されるブロック化信号３に変換された
後、多重変換部５により時分割多重され、高次群信号の
例えばｍ８１ｃのＢ　Ｓ　Ｉ　（Ｂｉｔ　５ｅｑｕｅｎ
ｃｅ　Ｉｎｄｅｐｅｎｄｅｎｃｅ）符号６に変換される
。例えば入力低次群信号１のとットレートを１００Ｍｂ
／ｓ　、チャネル数をＮ−１６とすれば、出力高次群信
号６は１．６Ｇｂ／ｓとなる。

ｍ８１ｃは第３図に示すように、ｍビットの情報信号（
制御信号ビットが含まれているブロックはｍ−１ビツト
の情報信号）と共にブロック化信号を構成するｍ＋１ビ
ット周期のブロック区切りビットとして、１ビツトのＣ
（ＣｏＩｌｌｐｌｅｍｅｎｔａｒｙ）ビットを配置する
符号形態であり、ＢＳＩ符号の一種である。Ｃビットは
そのにビット前の情報ビット（情報信号のビット）の相
補値が用いられる。

すなわち、Ｃビットよりにビット前の情報ビットが１で
あればＣビットは０となり、ｋビット前の情報ビットが
０であればＣビットは１となる。このようにすると、多
重化により得られた高次群信号６にはＯまたは１がｍビ
ットより多く連続して現われることはなくなり、ＢＳＩ
化がなされる。

なお、多重変換部５より出力される高次群信号６中の各
チャネル中のブロック区切り信号としてのＣビットは、
前のチャネルの情報信号ビットの相補値を用いてもよい
。また、多重変換部５より出力される高次群信号６中の
各チャネル中のブロック区切り信号を基準として、ｋビ
ット前の情報ビットの相補値をブロック区切り信号と置
換してもよい。さらに、ブロック区切り信号としてはＣ
ビットでなく、スペースビットまたはマークビットを用
いてもよい。

ブロック区切り信号やＣビットの挿入は、本実施例では
多重変換部５で行なわれるが、各フレーム処理装置２を
連携させ、フレーム処理装置２内で行なってもよい。

各フレーム処理装置２は多重変換部５の内部で生成され
た共通のブロック同期信号を入力とし、このブロック同
期信号を基準として、それぞれに必要なビット数だけデ
ータを遅延させてブロック化信号３を同時に出力できる
構成となっている。

一方、多重変換部５はＮ個のフレーム処理装置２から同
時に出力されるブロック化信号３の同時に現われるＮビ
ット並列信号を順次並直列変換することによって、時分
割多重の高次群信号６を出力する構成となっている。

第２図は第１図のフレーム処理装置２の構成を詳細に示
したものである。ディジタル情報信号からなる直列入力
データ１１は第１図における低次群信号１に相当する信
号であり、ｍ本の出力ラインを有する直並列変換器１２
によりｍビットまたはｍ−ｎビットの並列データ１３に
変換される。

ここで、ｍ＞ｎ＞０であり、この実施例ではｎ　−１と
して説明する。なお、直並列変換器１２からｍ−ｎビッ
トの並列データが出力される場合、そのｍ−ｎビット（
ｍ−１ビツト）のデータは１番目からｍ−ｎ番目（ｍ−
１番目）の出力ラインに出力される。

並列データ１３はビットインサータ１４に入力され、こ
の並列データ１３がｍ−１ビツトのときの残りの０本（
１本）の出力ライン上に、第３図に示すようなフレーム
化に必要なフレーム同期ビット（Ｐｉ−Ｆ４）　、チャ
ネル識別ビット（ＣＩＤ）、パリティビット（Ｐ）、サ
ービスビット（ＳＶ）、　　スタッフ制御ビット（ＳＰ
ＣＩ〜！３ＰＣ３）　、スタッフビット（Ｓ０）等の制
御ビットが挿入される。フレーム同期ビットＦ１〜Ｆ４
は受信側においてフレームの位置を特定する、すなわち
フレーム同期を確立するためのものであり、チャネル識
別ビットＣＩＤは当該フレームの属するチャネルを識別
するためのものであり、パリティビットＰは受信側でパ
リティチエツクを行なうための信号であり、サービスピ
ッ）ＳＶはユーザによって任意に使用されるビットであ
る。なお、パリティビットＰは高次群信号６への多重化
後に挿入してもよい。

スタッフビットＳＢはフレーム処理装置２における入出
力の同期化のために、入出力クロックに一定以上の位相
差が生じた場合に特定位置に挿入される信号であり、ス
タッフ制御ビット５ＦＣＩ　−５ＦＣ３はスタッフビッ
ト挿入位置の情報がスタッフビットＳＢか、通常の情報
データであるかを示す信号である。スタッフビットＳＢ
を挿入することをスタッフオンという。

ピットインサータ１４の出力はさらにスクランブラ１５
により、マーク率をほぼ一定にするためのスクランブル
処理が施され、並列フレーム化信号１６となる。すなわ
ち、この実施例では、ピットインサータ１４とスクラン
ブラ１５によってフレーム化手段が構成されている。

こうしてフレーム化手段によって得られた並列フレーム
化信号１６は並直列変換器１７により直列データに変換
され、ブロック化信号１８として出力される。

入力クロック（第１のクロック信号）１９は、入力デー
タ１１に同期したクロック信号であり、直並列変換器１
２に供給されるとともに、直並列変換器１２から出力さ
れる並列データ１３をｍビットとｍ−ｎビットとに切換
える切換え手段としての入力カウンタ（第１のカウンタ
）２０に入力される。入力カウンタ２０は分周比可変の
いわゆるモジニラスカウンタによって構成され、通常は
ｍ進カウンタとして動作し、並列データ１３のビット数
ｍだけ入力クロック１９をカウントすると、直並列変換
器１２にラッチパルスＬＡＰを供給する。

一方、出力クロック（第２のクロック信号）２１は出力
データ１８に同期したクロック信号であり、出力カウン
タ２２に入力される。出力カウンタ２２は（ｍ＋１）進
カウンタであり、出力クロック２１を１／（ｍ＋１）分
周し、て、ピットインサータ１４およびスクランブラ１
５での処理に使用される内部クロック（第３のクロック
信号）ＩＣＫを生成すると共に、カウント値が０になっ
たとき、ブロック化信号１８を出力するためのタイミン
グ信号として、並直列変換器１７に対しパラレルロード
信号ＰＬＳを供給する。

出力カウンタ２２は第１図における多重変換部５から出
力されるブロック同期信号４に相当するブロック同期信
号２４が与えられると、初期値設定スイッチ２３に予め
セットされた初期値がロ−ドされる。従って、初期値設
定スイッチ２３により出力カウンタ２２から直並列変換
器１７に供給される、ブロック化信号１８の出力のため
のタイミング信号であるパラレルロード信号ＰＬＳの位
相をブロック同期信号２４に対して任意に設定でき、ブ
ロック化信号１８が出力されるタイミング、すなわちブ
ロック周期の位相をブロック同期信号２４に対して任意
に設定することが可能である。

これにより第１図の各フレーム処理装置２は、共通のブ
ロック同期信号４を用いながら、初期値設定スイッチ２
３を適切に設定することで、多重変換部５で正しく多重
化されるようにブロック化信号３を同時に出力すること
ができる。

出力カウンタ２２によって生成された内部クロックＩＣ
Ｋは、アドレスカウンタ２５にも入力され、アドレスカ
ウンタ２５の出力はアドレスデコーダ２６に入力される
。アドレスデコーダ２６には、位相比較器２７の出力も
与えられている。

位相比較器２７は入力カウンタ２０から出力される位相
比較用信号Ｓｌと、出力カウンタ２２から出力される位
相基準信号Ｓ２とを比較する。なお、位相基準信号Ｓ２
は出力クロック２１に同期していればよく、例えばフレ
ームの先頭パルスであってもよい。位相比較器２７は記
憶機能を持っており、１フレームの特定のタイミングで
信号ＳＬ、Ｓ２の位相比較結果を記憶する。位相比較器
２７で信号Ｓ　Ｌ、ｓ　２の位相不一致が検出され記憶
されると、スタッフ要求信号５ＴＦＲがアドレスデコー
ダ２６に供給される。

位相比較器２７が比較結果を記憶するタイミングは、ス
タッフ制御ビット５ｐｃｉ〜５ＰＣ３の最初のビット５
ＦＣＩより前のタイミング、例えばフレームの先頭位置
が好ましい。スタッフ制御ビット５ＦＣＩ〜５ＰＣ３は
位相比較器２″７−からスタッフ要求信号５ＴＦＲを受
けたとき、それぞれ特定の値に設定され、３つのビット
の組合わせによってスタッフビットＳＢの挿入・不挿入
を指示する必要があるからである。

位相比較器２７の記憶タイミングをこのようにした場合
、記憶した比較結果に基づくスタッフ制御ビット５ＰＣ
Ｉ　−５ＰＣ３の設定とスタッフビットＳＢの挿入は、
その位相比較結果を記憶したフレームと同一フレームで
行なうことができる。位相比較器２７の比較結果の記憶
タイミングは、最初のスタッフ制御ビット５ＦＣＩより
後に選んでもよい。例えば記憶タイミング１フレームに
１回でなく、フレームを構成するブロックの周期に同期
して記憶してもよい。その場合、記憶した比較結果に基
づくスタッフ制御ビット５ＦＣＩ〜５ＦＣ３の設定とス
タッフビットＳＢの挿入は、次のフレームで実行すれば
よい。また、位相比較器２７の比較結果の記憶は、これ
を基にしてなされたスタッフビットＳＨの挿入後から当
該フレームが終了するまでの間に解除される。

アドレスデコーダ２６はアドレスカウンタ２５の出力お
よび位相比較器２７の出力に基づいてインサートデータ
セレクタ２８にセレクト信号を供給するとともに、ビッ
トインサータ１４に対してはインサート制御信号Ｉ　Ｎ
５−Ｃを供給し、スクランブラ１５に対してはスクセン
ブルオフ信号５ＣＲ−０およびスクセンブルリセット信
号５ＣＲ−Ｒを供給し、入力カウンタ２０に対してはカ
ウンタモード切換え信号ＣＮＴ−Ｃを供給する。

カウンタモード切換え信号ＣＮＴ−Ｃは、ピットインサ
ータ１４においてインサータデータセレクタ、２８から
のインサータデータ（制御信号）を挿入するとき、入力
カウンタ２０をｍ進カウンタから（ｍ−１）進カウンタ
に切換える信号である。入力カウンタ２０はこのカウン
タモード切換え信号ＣＮＴ−Ｃが与えられると、入力ク
ロック１９を（ｍ−１）個カウントした後、直並列変換
器１２にラッチパルスＬＡＰを与える。このとき直並列
変換器１２はｍ本の出力ラインのうち、（ｍ−１）本の
ラインのみに入力データ１１を並列化したデータを出力
し、他の１本のラインにはなんらデータを出力せず、ピ
ットインサータ１４に対して空きビットを制御ビットと
して提供する。なお、この空きビットが設定される１本
のラインは常に決まっており、例えば並列データ１３の
出力ラインの第２図で最も下のライン（ｍ番目の出力ラ
イン）である。ピットインサータ１４はこの空きビット
に、インサートデータセレクタ２８から供給されるフレ
ーム化に必要な制御ビットを挿入することになる。

第２図において、アドレスカウンタ２５．アドレスデコ
ーダ２６およびインサートデータセレクタ２８がフレー
ムコントローラを構成している。

次に、第２図の各部の構成について第４図〜第１０図を
用いて説明する。第４図は直並列変換器１２の一構成例
を示したもので、入力データ１１がデータ入力として与
えられ、入力クロック１９がシフトクロックとして与え
られるｍ段のシフトレジスタ４１と、このシフトレジス
タ４１の各段の出力をラッチパルスＬＡＰにより一時記
憶するラッチ回路４２とで構成され、ラッチ回路４２か
ら並列データ１３が出力される。

第５図は直並列変換器１２の他の構成例であり、ｍ個の
エツジトリガＤ形フリップフロップ５１と、フリップフ
ロップ５１の出力をラッチパルスＬＡＰにより一時記憶
するラッチ回路５２と、入力クロック１９をカウントす
るカウンタ５３と、カウンタ５３の出力値をデコードす
るデコーダ５４とで構成される。第６図はデコーダ５４
の出力Ｑｃｌ〜Ｑｃ■の波形を示したもので、これらの
各出力がフリップフロップ５１の各クロック入力端Ｃに
順次クロックパルスとして供給されることによって、フ
リップフロップ５１は第４図におけるシフトレジスタ４
１と同様な動作を行なう。

なお、第５図におけるフリップフロップ５１にマスター
スレーブＤ形フリップフロップを用い、第７図に示すよ
うにデコーダ５４から各フリップフロップ５１のクロッ
ク入力に与えられるクロックパルスの立上りエツジを順
次ずらしてマスター側フリップフロップにより直並列変
換を行ない、クロックパルスの立下りエツジは同時とし
、立下りエツジでスレーブ側フリップフロップにラッチ
を行なうようにしてもよい。この場合、フリップフロッ
プ５１がラッチ回路を兼用することになり、ラッチ回路
５２は不要となる。

第８図はアドレスカウンタ２５からの信号に基づいてア
ドレスデコーダ２６から出力される信号と、インサート
データセレクタ２８に入力されるインサートデータ２９
を具体的に示したもので、アドレスデコーダ２６からイ
ンサートデータセレクタ２８に供給されるＰｉ−Ｆ４．
　ＳＶ、　ＣＩＤ　、　Ｐ　、　ＳＢ。

５ＰＣＩ　−５ＰＣ３は、第３図に同じ記号で示される
各制御信号のデータセレクトを指示する。インサータデ
ータ２９として入力されているＰＩＤ　−Ｆ４Ｏ。

ＳＶＤ　、　ＣＩＤＤ、　ＰＤ、　ＳＢＤ　、　５ＦＣ
ＩＤ　Ｎ５ＦＣ３Ｄは、Ｆｌ〜Ｆ４．　ＳＶ、　ＣＩＤ
　、　Ｐ　、　ＳＲ，５ＦＣＩ　〜５ＦＣＩノ各制御信
号として挿入されるべきデータの値を示している。

具体的には例えばフレーム同期ビットＦＩＤ〜Ｆ４Ｄに
関しては、ＰＩＤ　−１，Ｐ２Ｏ−０，Ｐ２Ｏ−０゜Ｆ
２Ｏ−１のように選ばれる。また、スタッフ制御ビット
５ＦＣＩ〜５ＦＣ３の値に関しては、スタッフオン、つ
まり位相比較器２７からスタッフ要求信号５ＴＦＲが与
えられたとき、５ＰＣＩＤ　−１、５ＦＣ２Ｄ　−１。

５ＦＣ３Ｄ　−１となるように選ばれる。

アドレスデコーダ２６から出力される他の制御信号のう
ち、インサート制御信号Ｉ　Ｎ５−Ｃはビットインサー
タ１４にインサートの有無を指示する信号である。また
、スクランブルオフ信号５ＣＲ−０はスクランブラ１５
に入力される並列データのうち、ｍ番目のラインのデー
タをスクランブルするか、しない（スクランブルオフ）
かを指示する信号であり、このｍ番目のラインに制御信
号が乗っているときは、スクランブルオフの状態になる
。スクランブルリセット信号５ＣＲ−Ｒは、スクランブ
ラ１５内の擬似ランダム系列発生器（後述する）をリセ
ットする信号である。

第９図はピットインサータ１４の構成例である。

直並列変換器１２からの並列データ１３はバッファとし
て用いられるｍ個のエツジトリガＤ形フリップフロップ
６１に入力され、内部クロックＩＣＫをインバータ６２
により反転したクロックの立上りエツジでラッチされる
。フリップフロップ６１の出力はｍ個のエツジトリガＤ
形フリップフロップ６３に入力され、内部クロックＩＣ
Ｋをバッファ６４を通したクロックの立上りエツジでラ
ッチされる。

ｍ番目のフリップフロップ６１ｍのＱ出力と６３ｍのＤ
入力との間には、スイッチ６５が挿入されている。この
スイッチ６５はインバータ６２の出力クロックの立上が
りでインサート制御信号Ｉ　Ｎ５−Ｃをラッチするエツ
ジトリガＤ形フリップフロップ６６の出力によって制御
され、常時はフリップフロップ６１ｍのＱ出力とフリッ
プフロップ６３ｍのＤ入力とを接続するが、インサート
制御信号ｌＮ５−Ｃがインサート状態になると両者を切
離すとともに、インサートデータセレクタ２８によって
選択されたインサータデータを制御信号としてフリップ
フロップ６３ｍのＤ入力に与える。これにより先の空き
ビットに制御信号が挿入される。

第１０図はスクランブラ１５の構成例である。

−ビットインサータ１４からの並列データはバッファと
して用いられるｍ個のエツジトリガＤ形フリップフロッ
プ７１に入力され、内部クロックＩＣＫをインバータ７
２により反転したクロックの立上りエツジでラッチされ
る。フリップフロップ７１の出力はｍ個の排他的論理和
回路（ＥＯＲ回路）７３の一方の入力に与えられる。Ｅ
ＯＲ回路７３の他の入力には、擬似ランダム発生器７４
の出力が与えられている。ＥＯＲ回路７３の出力はｍ個
のエツジトリガＤ形フリップフロップ７５に入力され、
内部クロックＩＣＫをバッファ７６を通したクロックの
立上りエツジでラッチされる。擬似ランダム発生器７４
は、例えばｍ個のＭ系列（最大周期系列）を発生する。

この擬似ランダム系列と入力データとの排他的論理和を
とると、入力データがランダム化、すなわちスクランブ
ルされる。

ｍｌ目のＥＯＲ回路７３ｍの入出力とｍ番目のフリップ
フロップ７５ｍのＤ入力との間には、スイッチ７７が挿
入されている。このスイッチ７７はインバータ７２の出
力クロックの立上がりでスクランブルオフ信号５ＣＲ−
０をラッチするエツジトリガＤ形フリップフロップ７８
の出力によって制御され、常時はＥＯＲ回路７３ｍの出
力とフリップフロップ７５ｍのＤ入力とを接続するが、
スクランブルオフ信号５ＣＲ−０がスクランブルオフの
状態になるとＥＯＲ回路７３ｍの入力（フリップフロッ
プ７１ｍの出力）と７リツプフロツプ７５ｍのＤ入力と
を接続する。このようにすることにより、ピットイタン
サータ１４からの並列データの１番目〜（ｍ−１）番目
のビットは常時スクランブルされるが、ｍ番目のビット
は情報信号（入力データ１１）が乗っているときのみス
クランブルされ、制御信号が乗っているときはスクラン
ブルされずにそのまま出力される。

擬似ランダム発生器７４はシフトレジスタ列とそのシフ
トレジスタ列の適当な段から帰還をかけるための排他的
論理和回路によって構成され、ある長い周期で繰返す擬
似ランダムパターンを発生する。この場合、擬似ランダ
ム系列発生器７４はスクランブルリセット信号５ＣＲ−
Ｒが与えられるとリセットされ、その出力は初期値に戻
り、再び擬似ランダム系列を帰還により定まる順序で発
生し始める。擬似ランダム系列発生器７４の初期値は初
期値設定スイッチ７９によって設定が可能である。この
初期値を第１図に示したディジタル多重変換装置におけ
る各フレーム処理装置２毎に異ならせておけば、多重変
換部６で多重化された後もランダム性が低下することは
ない。

このように本実施例のフレーム処理装置では、フレーム
化手段においてフレーム化に必要な制御情報の挿入と同
期化のためのスタッフ処理を行なっているため、スタッ
フ処理をフレーム化とは別個に行なっている従来の装置
に比較して回路規模が大きく縮小される。また、フレー
ム化処理は入力データが直並列変換器１２によりｍビッ
トまたはｍ−１ビツトの並列データ１３に変換された段
階で行なわれるため、たとえ入力データ１１である低次
群信号のビットレートが高くとも、処理速度は１　／　
ｍまたは１（ｍ−１）という低速でよい。

このため直並列変換器１２および並直列変換器１７以外
の部分は、汎用の安価な電子素子を用いることができる
。

［発明の効果］ 本発明によれば、出力する並列データのビット数を切換
えられる直並列変換手段によって直列入力データをｍビ
ットまたはｍ−ｎビット（ｍ　＞　ｎ〉０）の並列デー
タに変換してｍ本の出力ライン、または特定位置に定め
られたｎ本を除くｍ−ｎ、本の出力ラインに出力し、ｍ
−ｎビットの並列データが出力されたときのｎ本の出力
ライン上にフレーム化に必要な制御ビットを挿入してフ
レーム化を行なった後、直並列変換手段により直列デー
タに変換する構成としたことにより、フレーム化手段に
おける処理速度が出力クロックの１／　（ｍ＋１）以下
の速度となるため、直並列変換及び並直列変換手段以外
の多くの回路部分を、動作速度の比較的遅い通常のＩＣ
を用いて実現できる。

また、この処理速度の低下に伴ない、フレーム化手段へ
の制御信号の伝搬遅延の影響も緩和され、その結果とし
て伝搬遅延を減少するためにＩＣ内のレイアウトが制約
を受けることも少なくなる。

さらに、従来のフレーム処理装置でハードウェアの比較
的多くを占めていたメモリの入出力管理のためのデイス
タンス制御回路を含む書込み・読出しアドレス制御回路
が不要となり、代わって直並列変換手段から出力される
並列データのビット数をフレーム化のための制御ビット
の挿入の有無に応じてｍビットとｍ−ｎビットとに切換
えるカウンタ等による切換え手段を付加するだけでよい
ので、装置全体の回路規模を縮小できる。従って、高速
動作の回路部分が少なくて済むことと相まつ、てＩＣ化
が容易となる。

【図面の簡単な説明】

第１図は本発明のフレーム処理装置が使用されるディジ
タル多重変換装置の構成図、第２図は本発明の一実施例
に係るフレーム処理装置の構成図、第３図は同実施例に
おける多重変換部から出力される信号のフレーム構成を
示す図、第４図は同実施例における直並列変換器の構成
例を示す図、第５図は直並列変換器の他の構成例を示す
図、第６図は第５１図の直並列変換器の動作を示すタイ
ムチャート、第７図は直並列変換器のさらに別の例の動
作を示すタイムチャート、第８図は同実施例における要
部を拡大して示す図、第９図は同実施例におけるビット
インサータの構成例を示す図、第１０図は同実施例にお
けるスクランブラの構成例を示す図、第１１図は従来の
フレーム処理装置の構成図である。 １・・・低次群信号、２・・・フレーム処理装置、３・
・・ブロック化信号、４・・・ブロック同期信号、５・
・・多重変換部、６・・・高次群信号、１１・・・直列
入力データ、１２・・・直並列変換器、１３・・・並列
データ、１４・・・ピットインサータ、１５・・・スク
ランブラ、１６・・・並列フレーム化信号、１７・・・
並直列変換器、１８・・・直列出力データ、１９・・・
入力クロック（第１のクロック信号）、２０・・・入力
カウンタ（第１のカウンタ）、２１・・・出力クロック
（第２のクロック）、２２・・・出力カウンタ（第２の
カウンタ）、２３・・・初期値設定スイッチ、２４・・
・ブロック同期信号、２５・・・アドレスカウンタ、２
６・・・アドレスデコーダ、２７・・・位相比較器、２
８・・・インサータデータセレクタ、２９・・・インサ
ータデータ。 出願人代理人　弁理士　鈴江武彦 ｓ１ｗＪ 第　５ｗＪ ＠６ｇ１ １８７１！３ 第　８　図 第　９５１ 第１１図

Claims (4)

【特許請求の範囲】
1. （１）ｍ本の出力ラインを有し、直列入力データをｍビ
   ットまたはｍ−ｎビット（ｍ＞ｎ＞０）の並列データに
   変換してｍ本の出力ライン、または特定位置に定められ
   たｎ本を除くｍ−ｎ本の出力ラインに出力する直並列変
   換手段と、 この直並列変換手段から出力される並列データをｍビッ
   トとｍ−ｎビットとに選択的に切換える切換え手段と、 前記直並列変換手段からｍ−ｎビットの並列データが出
   力されるときの前記ｎ本の出力ライン上にフレーム化に
   必要な制御ビットを挿入するフレーム化手段と、 このフレーム化手段の出力データを直列データに変換す
   る並直列変換手段とを備えたことを特徴とするフレーム
   処理装置。
2. （２）フレーム化手段は、フレーム化に必要な制御ビッ
   トとしてフレーム同期ビット、チャネル識別ビット、パ
   リティビット、サービスビットおよびスタッフ制御ビッ
   トとスタッフビットのうちの少なくとも一つのビットを
   選択的に挿入することを特徴とする特許請求の範囲第１
   項記載のフレーム処理装置。
3. （３）フレーム化手段は、並列データにスクランブルを
   施す手段を含むことを特徴とする特許請求の範囲第１項
   記載のフレーム処理装置。
4. （４）直並列変換手段は、直列入力データを所定のクロ
   ックに従ってシフトするシフトレジスタ機能およびラッ
   チ機能を有し、切換え手段は、分周比が１／ｍと１／（
   ｍ＋１）とに切換え可能に構成され、前記クロックを入
   力とするカウンタからなり、直並列変換手段にラッチパ
   ルスを供給することによって前記直並列変換手段から出
   力される並列データをｍビットとｍ−ｎビットとに選択
   的に切換えること特徴とする特許請求の範囲第１項記載
   のフレーム処理装置。