JPH0197189A - モータ制御装置 - Google Patents
モータ制御装置Info
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- JPH0197189A JPH0197189A JP62249941A JP24994187A JPH0197189A JP H0197189 A JPH0197189 A JP H0197189A JP 62249941 A JP62249941 A JP 62249941A JP 24994187 A JP24994187 A JP 24994187A JP H0197189 A JPH0197189 A JP H0197189A
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- JP
- Japan
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- input
- interrupt
- frequency division
- motor
- encoder
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複写機等の光学系スキャナーを駆動制御する
ためのモータの制御装置に関する。
ためのモータの制御装置に関する。
（従来の技術）
従来、複写機等の光学系スキャナーを駆動制御するため
の全デジタルモータ制御は、中央演算処理装置（以下、
ＣＰＵという）の内部演算により行なわれている。即ち
モータの回転数に同期したパルス信号により、モータの
回転方向、回転速度を検出し、ＣＰＵの内部演算により
制御量をカウンターに出力し、このカウンターから制御
量に比例したパルス幅をもつ出力をモータドライバーに
出力し、パルス幅だけ回転指令により制御されるトラン
ジスタをオン状態とし、モータへの供給電力を制御する
方法がとられていた。
の全デジタルモータ制御は、中央演算処理装置（以下、
ＣＰＵという）の内部演算により行なわれている。即ち
モータの回転数に同期したパルス信号により、モータの
回転方向、回転速度を検出し、ＣＰＵの内部演算により
制御量をカウンターに出力し、このカウンターから制御
量に比例したパルス幅をもつ出力をモータドライバーに
出力し、パルス幅だけ回転指令により制御されるトラン
ジスタをオン状態とし、モータへの供給電力を制御する
方法がとられていた。
第１２図は従来の複写機の光学系スキャナーを駆動制御
する回路図の一例を示し、１はマイクロコンピュータ（
μＣＰＵと略す）、２はプログラマブルインターバルタ
イマー（タイマーと略す）、３は制御対象の直流モータ
、４はこの直流モータと直結されたロータリーエンコー
ダ（エンコーダと略す）、５，６はゲート、７はバッフ
ァ回路、８は分周回路、９は水晶発振器、１０はトラン
ジスタＴｒ１〜Ｔｒ、からなるモータードライバー回路
、１１はフリップフロップ回路ＦＦ１．１２はタイマー
２用の発振器である。
する回路図の一例を示し、１はマイクロコンピュータ（
μＣＰＵと略す）、２はプログラマブルインターバルタ
イマー（タイマーと略す）、３は制御対象の直流モータ
、４はこの直流モータと直結されたロータリーエンコー
ダ（エンコーダと略す）、５，６はゲート、７はバッフ
ァ回路、８は分周回路、９は水晶発振器、１０はトラン
ジスタＴｒ１〜Ｔｒ、からなるモータードライバー回路
、１１はフリップフロップ回路ＦＦ１．１２はタイマー
２用の発振器である。
μＣＰＵＩのＰＦ、端子から時計方向（ＣＷ）信号が出
力されると、ゲート５によりモータードライバー回路１
０のトランジスタＴｒ□、Ｔｒ、がオン、ゲート５によ
りＴｒ２．Ｔｒ４がオフとなり直流モータ３を時計方向
に回転する電流を供給する。また、μＣＰＵＩのＰＦ７
端子から反時計方向（ＣＣＶ）信号が出力されると、ゲ
ート５，６によりトランジスタＴｒ□、Ｔｒ３がオフ、
” ｒｘ ｙ Ｔ ｒ４がオンとなり直流モータ３を反
時計方向に回転する電流を供給する。
力されると、ゲート５によりモータードライバー回路１
０のトランジスタＴｒ□、Ｔｒ、がオン、ゲート５によ
りＴｒ２．Ｔｒ４がオフとなり直流モータ３を時計方向
に回転する電流を供給する。また、μＣＰＵＩのＰＦ７
端子から反時計方向（ＣＣＶ）信号が出力されると、ゲ
ート５，６によりトランジスタＴｒ□、Ｔｒ３がオフ、
” ｒｘ ｙ Ｔ ｒ４がオンとなり直流モータ３を反
時計方向に回転する電流を供給する。
上記、直流モータ３の回転方向および回転速度（回転量
）に応じてエンコーダ４より位相の異なる２つのパルス
、Ａ相エンコーダパルス（ＥＮＣＡと略す）、Ｂ相エン
コーダパルス（ＥＮＣＢと略す）が発生される。
）に応じてエンコーダ４より位相の異なる２つのパルス
、Ａ相エンコーダパルス（ＥＮＣＡと略す）、Ｂ相エン
コーダパルス（ＥＮＣＢと略す）が発生される。
この２つのＥＮＣＡとＥＮＣＢのパルス信号は、それぞ
れ端子（ａ）、 （ｂ）に入力される。このＥＮＣＡ（
第１３図、第１４図の動作タイミングチャートに示す（
ａ））は抵抗、コンデンサおよび波形整形回路からなる
バッファ回路７を介して波形整形され、かつ位相を反転
（第１３図、第１４図の（ｂ））され、分周回路８で１
／１または１／４に分周（第１３図、第１４図の（ｊ）
）され、μＣＰＵＩ内のアップカウンタ（ＥＣＮＴ）の
ＣＩ端子に入力される。この時の分周信号（第１３図、
第１４図の（ｄ））はμＣＰＵＩのｐｃ。
れ端子（ａ）、 （ｂ）に入力される。このＥＮＣＡ（
第１３図、第１４図の動作タイミングチャートに示す（
ａ））は抵抗、コンデンサおよび波形整形回路からなる
バッファ回路７を介して波形整形され、かつ位相を反転
（第１３図、第１４図の（ｂ））され、分周回路８で１
／１または１／４に分周（第１３図、第１４図の（ｊ）
）され、μＣＰＵＩ内のアップカウンタ（ＥＣＮＴ）の
ＣＩ端子に入力される。この時の分周信号（第１３図、
第１４図の（ｄ））はμＣＰＵＩのｐｃ。
端子（入力）にＨレベル、Ｌレベルで入力される。
μＣＰＵはＥＮＣＡのパルス信号間隔をアップカウンタ
（Ｅ ＣＮ Ｔ）により計測する。このアップカウンタ
は水晶発振器９の発振周波数ｆｘｒＡｒ、 Ｘ １／１
２の内部クロックにより行なう。また、μＣＰＵのＣＩ
端子に入力されたＣＩ（カウンターインプット）入力信
号は１割込入力処理（第１３図、第１４図の（ｋ））の
トリガになっており、この割込プログラム処理中にμＣ
ＰＵＩ内のバッファレジスタ（Ｅ ＣＰ Ｔ）に記憶さ
れているエンコーダ入力間隔の測定データをＲＡＭ内の
メモリー（ＣＥＮＣ）に読込み、このデータを基に直流
モータの回転数算出、目標回転数との誤差の算出、モー
タ制御量の算出および出力（タイマー２のデータロード
）等の比例積分制御を行なう。
（Ｅ ＣＮ Ｔ）により計測する。このアップカウンタ
は水晶発振器９の発振周波数ｆｘｒＡｒ、 Ｘ １／１
２の内部クロックにより行なう。また、μＣＰＵのＣＩ
端子に入力されたＣＩ（カウンターインプット）入力信
号は１割込入力処理（第１３図、第１４図の（ｋ））の
トリガになっており、この割込プログラム処理中にμＣ
ＰＵＩ内のバッファレジスタ（Ｅ ＣＰ Ｔ）に記憶さ
れているエンコーダ入力間隔の測定データをＲＡＭ内の
メモリー（ＣＥＮＣ）に読込み、このデータを基に直流
モータの回転数算出、目標回転数との誤差の算出、モー
タ制御量の算出および出力（タイマー２のデータロード
）等の比例積分制御を行なう。
また、前記ＥＮＣＡをＥＮＣＢのパルス信号はフリップ
フロップ回路Ｆ Ｆｌｌｌを介してμＣＰＵ１のＰＣ７
端子に入力され位相差を検知され、直流モータの回転方
向が判断される。
フロップ回路Ｆ Ｆｌｌｌを介してμＣＰＵ１のＰＣ７
端子に入力され位相差を検知され、直流モータの回転方
向が判断される。
次に前記エンコダパルス信号ＥＮＣＡの分周回路８にお
ける動作を述べると、比例積分制御処理等のＣＩ入力信
号による割込処理プログラムは、プログラムのインスト
ラクションに基づく処理時間を有する。そのため、この
割込処理中に次のエンコーダ割込が入力され、ＣＩ入力
となっても新たな割込処理は受付けられない。そのため
、制御の目標回転速度に応じてＣＩ入力信号間隔が割込
処理時間以上になるようにＰＣ６端子により分周を行な
う。即ちＰＣＧ端子がＨレベルで分周なしく１／１）、
ＰＣＩ、端子がＬレベルで分周あり（１／４）となる。
ける動作を述べると、比例積分制御処理等のＣＩ入力信
号による割込処理プログラムは、プログラムのインスト
ラクションに基づく処理時間を有する。そのため、この
割込処理中に次のエンコーダ割込が入力され、ＣＩ入力
となっても新たな割込処理は受付けられない。そのため
、制御の目標回転速度に応じてＣＩ入力信号間隔が割込
処理時間以上になるようにＰＣ６端子により分周を行な
う。即ちＰＣＧ端子がＨレベルで分周なしく１／１）、
ＰＣＩ、端子がＬレベルで分周あり（１／４）となる。
上述したＣＩ入力による処理のフローチャートを第１５
図に、また分周設定処理のフローチャートを第１６図に
それぞれ示す。
図に、また分周設定処理のフローチャートを第１６図に
それぞれ示す。
上述したように分周は１／Ｌと１／４の２通りであるが
１分周回路８を変更することにより、１／２．１／３等
の任意の分周数は求められる。しかしながら、この分周
数は目標回転速度によるある定まった値に固定される。
１分周回路８を変更することにより、１／２．１／３等
の任意の分周数は求められる。しかしながら、この分周
数は目標回転速度によるある定まった値に固定される。
つまり、直流モータの停止状態から目標回転数に直流モ
ータを立ち上げる制御の場合、あるいは、ある回転状態
から停止させる制御の場合、回転速度によってエンコー
ダ４のパルス信号間隔は変化するが１分周比はその時の
最大回転速度によって定まった値となる。
ータを立ち上げる制御の場合、あるいは、ある回転状態
から停止させる制御の場合、回転速度によってエンコー
ダ４のパルス信号間隔は変化するが１分周比はその時の
最大回転速度によって定まった値となる。
また、分周比が１７１と１７４の固定方法であると、直
流モータの回転速度を立上げる時、または停止させる時
など直流モータの回転速度が低い時は分周比を下げ、回
転速度が上がると分周比を上げるというようなことは出
来ない。
流モータの回転速度を立上げる時、または停止させる時
など直流モータの回転速度が低い時は分周比を下げ、回
転速度が上がると分周比を上げるというようなことは出
来ない。
また、目標回転数に応じた分周比の最適値は。
前述したようにＣＩ入力信号間隔が、割込処理時間以上
で出来るだけ短かくするような値が望ましし）。
で出来るだけ短かくするような値が望ましし）。
いま、割込処理時間を’ｒｌＮｙ（秒〕エンコーダの分
解能ＰＬＳ（パルス／１回転〕目標回転数をＮ （ｒｐ
ｍ） とすると、必要な分周数には となる。
解能ＰＬＳ（パルス／１回転〕目標回転数をＮ （ｒｐ
ｍ） とすると、必要な分周数には となる。
ここで、例えば分周数Ｋ ＝ １／３となったとすると
、直流モータの回転数変動、割込処理時間内のバラツキ
等を考慮して、従来例の場合の分周数には とする必要がある。即ちこの場合、エンコーダはＲ１ｎ
パルス分の応答遅れが生じる。
、直流モータの回転数変動、割込処理時間内のバラツキ
等を考慮して、従来例の場合の分周数には とする必要がある。即ちこの場合、エンコーダはＲ１ｎ
パルス分の応答遅れが生じる。
このように従来例においては、割込処理が終了してエン
コーダパルス信号があっても、定まった分周数にならな
いと次の割込みが実行されないという欠点があった。
コーダパルス信号があっても、定まった分周数にならな
いと次の割込みが実行されないという欠点があった。
（発明が解決しようとする問題点）
上述したように従来はエンコーダのカウンターインプッ
ト（ＣＩ）入力への分周数が固定であるため目標回転数
に応じた最適分周数に出来なという問題点があった。
ト（ＣＩ）入力への分周数が固定であるため目標回転数
に応じた最適分周数に出来なという問題点があった。
本発明はエンコーダの分周数は固定せずに直流モータの
回転数、即ちエンコーダの入力信号間隔に応じて最適分
周数が得られることを目的とするものである。
回転数、即ちエンコーダの入力信号間隔に応じて最適分
周数が得られることを目的とするものである。
（構成および作用）
本発明は、上記目的を達成するため制御対象の直流モー
タの回転数と同期したパルス信号の発生手段と、前記パ
スル信号をマイクロコンピュータの外部割込入力へ伝達
する手段と、前記パルス信号をパルス幅計測手段へ伝達
する手段と、前記パルス信号のパルス幅計測手段と、前
記パルス信号のパルス数をカウントする手段と、前記パ
ルス幅計測手段の計測値と前記カウント手段のカウント
値とを基に直流モータの回転数を制御する割込処理手段
と、前記割込処理中における割込みを禁止する手段と、
前記禁止手段において前記カウント値を読取り処理終了
後、当該カウント値をリセットする手段とで構成された
ことを特徴とするものである。
タの回転数と同期したパルス信号の発生手段と、前記パ
スル信号をマイクロコンピュータの外部割込入力へ伝達
する手段と、前記パルス信号をパルス幅計測手段へ伝達
する手段と、前記パルス信号のパルス幅計測手段と、前
記パルス信号のパルス数をカウントする手段と、前記パ
ルス幅計測手段の計測値と前記カウント手段のカウント
値とを基に直流モータの回転数を制御する割込処理手段
と、前記割込処理中における割込みを禁止する手段と、
前記禁止手段において前記カウント値を読取り処理終了
後、当該カウント値をリセットする手段とで構成された
ことを特徴とするものである。
本発明は、直流モータの回転速度に応じて自動的に最適
分周数でエンコーダパルス信号を分周し。
分周数でエンコーダパルス信号を分周し。
その分周後の信号をエンコーダ間隔計測信号および割込
信号とすることにより、応答性の良い制御を行うことが
できるものである。
信号とすることにより、応答性の良い制御を行うことが
できるものである。
（実施例）
第１図は本発明の一実施例の回路図を示し、第１２図と
同一数字符号は同じものであるので動作機能の説明は省
略する。本発明は従来の分周回路８の代わりに以下に述
べる回路１３．１４を付加したことを特徴とする。即ち
１３はクリア機能付のエツジトリガＪＫフリップフロッ
プ回路（フリップフロップ回路ＦＦ、と略す）で、その
クロック入力端子ＧＫにＡ相のエンコーダパルス（ＥＮ
ＣＡ）が入力されるよう接続し、Ｑ出力をμＣＰＵ１の
ＣＩ入力端子へ接続し、μＣＰＵＩのポートＰＣ４端子
（出力）をクリア入力端子ＣＬＲへ接続する。１４はバ
イナリ−カウンタで、そのクロック入力端子ＣＫに前記
ＥＮＣＡが入力されるよう接続し、ＱＡ〜ＱＤ端子（出
力）をμＣＰＵＩのポートｐｃ、〜ＰＣ３端子（入力）
へ接続し、μＣＰＵＩのポートＰＣ５端子（出力）をリ
セット入力端子Ｒ１へ接続したものである。
同一数字符号は同じものであるので動作機能の説明は省
略する。本発明は従来の分周回路８の代わりに以下に述
べる回路１３．１４を付加したことを特徴とする。即ち
１３はクリア機能付のエツジトリガＪＫフリップフロッ
プ回路（フリップフロップ回路ＦＦ、と略す）で、その
クロック入力端子ＧＫにＡ相のエンコーダパルス（ＥＮ
ＣＡ）が入力されるよう接続し、Ｑ出力をμＣＰＵ１の
ＣＩ入力端子へ接続し、μＣＰＵＩのポートＰＣ４端子
（出力）をクリア入力端子ＣＬＲへ接続する。１４はバ
イナリ−カウンタで、そのクロック入力端子ＣＫに前記
ＥＮＣＡが入力されるよう接続し、ＱＡ〜ＱＤ端子（出
力）をμＣＰＵＩのポートｐｃ、〜ＰＣ３端子（入力）
へ接続し、μＣＰＵＩのポートＰＣ５端子（出力）をリ
セット入力端子Ｒ１へ接続したものである。
前記フリップフロップ回路Ｆ Ｆ、１３は割込処理中の
ＣＩ大入力禁止する機能を有し、ＣＩ入力端子にＣＩ大
入力ありμＣＰＵＩが割込処理（第２図のフローチャー
トの（１））に入ると、割込プログラムによってボート
ＰＣ４をＬレベルにしてＥＮＣＡがあってもＱ出力を発
生しないようにする（第２図の（２））。この割込処理
が終了し割込プログラムの終了時にこのプログラムで制
御されるボートＰＣ４をＨレベルにしてＱ出力の発生停
止を解除する。
ＣＩ大入力禁止する機能を有し、ＣＩ入力端子にＣＩ大
入力ありμＣＰＵＩが割込処理（第２図のフローチャー
トの（１））に入ると、割込プログラムによってボート
ＰＣ４をＬレベルにしてＥＮＣＡがあってもＱ出力を発
生しないようにする（第２図の（２））。この割込処理
が終了し割込プログラムの終了時にこのプログラムで制
御されるボートＰＣ４をＨレベルにしてＱ出力の発生停
止を解除する。
また、前記バイナリ−カウンタ１４はＣＩ大入力おける
ＥＮＣＡのパルス入力数をカウントし、そのカウント数
はμＣＰＵＩのボートｐｃ、−ｐｃ。
ＥＮＣＡのパルス入力数をカウントし、そのカウント数
はμＣＰＵＩのボートｐｃ、−ｐｃ。
の値を読取ることにより行なう。そして前記割込プログ
ラム中でエンコーダ入力間隔をμＣＰＵＩ内のバッファ
レジスタ（Ｅ ＣＰ Ｔ）のデータから算出する時にバ
ッファレジスタのカウンター値をＣ，ｃ、、とし、エン
コーダ入力パルスの入力数をＮｏｃＡとすると、エンコ
ーダ入力間隔ＣＩ！Ｎｃは、次式となる（第２図の（３
））。
ラム中でエンコーダ入力間隔をμＣＰＵＩ内のバッファ
レジスタ（Ｅ ＣＰ Ｔ）のデータから算出する時にバ
ッファレジスタのカウンター値をＣ，ｃ、、とし、エン
コーダ入力パルスの入力数をＮｏｃＡとすると、エンコ
ーダ入力間隔ＣＩ！Ｎｃは、次式となる（第２図の（３
））。
ＣＩＩＮｃ 弁ＣＩＩｃＰ ？ ／ Ｎ ＩＮＩＣＡ
”・・・・（２）次に割込処理中でμＣＰＵＩのボート
ＰＣ１，〜ＰＣ３を読取った後、ボートｐｃ、をＨレベ
ル→Ｌレベル→Ｈレベルにして、バイナリ−カウンタを
リセットとしく第２図の（４））、新たにエンコーダ入
力パルスをカウントスタートさせる。
”・・・・（２）次に割込処理中でμＣＰＵＩのボート
ＰＣ１，〜ＰＣ３を読取った後、ボートｐｃ、をＨレベ
ル→Ｌレベル→Ｈレベルにして、バイナリ−カウンタを
リセットとしく第２図の（４））、新たにエンコーダ入
力パルスをカウントスタートさせる。
第３図ないし第５図は第１図の動作タイミングチャート
を示し、それぞれ自動分周が１／１．１／２゜１／４の
場合で、各記号ａ −ｉは第１図の各部に示すａ ＝
ｉの動作波形を示す。即ちＣＩ大入力ｃ）があると割込
処理に入ること、ボートＰＣｓ（ｅ）によりバイナリ−
カウンタ１４がリセット（ｆ、 ｇｔ ｈ）されること
およびバイナリ−カウンタでのカウント値が各自動分周
ごとに行なわれていることがわかる。
を示し、それぞれ自動分周が１／１．１／２゜１／４の
場合で、各記号ａ −ｉは第１図の各部に示すａ ＝
ｉの動作波形を示す。即ちＣＩ大入力ｃ）があると割込
処理に入ること、ボートＰＣｓ（ｅ）によりバイナリ−
カウンタ１４がリセット（ｆ、 ｇｔ ｈ）されること
およびバイナリ−カウンタでのカウント値が各自動分周
ごとに行なわれていることがわかる。
上述してように本実施例は、分周数Ｋ （（１）式参照
）が１７３となった場合、直流モータの回転変動割込処
理時間のバラツキがあっても、ある時は１／３゜またあ
る時は１／４と自動的にμＣＰＵＩ内で演算処理される
ため応答遅れは従来に比べ小さくなる長所がある。また
、割込処理終了後の最初のエンコーダパルスにより、次
の割込処理が行なわれるので速溶性が極めて良い。
）が１７３となった場合、直流モータの回転変動割込処
理時間のバラツキがあっても、ある時は１／３゜またあ
る時は１／４と自動的にμＣＰＵＩ内で演算処理される
ため応答遅れは従来に比べ小さくなる長所がある。また
、割込処理終了後の最初のエンコーダパルスにより、次
の割込処理が行なわれるので速溶性が極めて良い。
第６図は本発明の別の実施例の回路図に示し、第１図の
実施例におけるバイナリ−カウンタ１４を除き、ＣＩ大
入力より割込処理中のエンコーダ入力パルス数のカウン
トを行なうのに、エンコーダパルスをＣＩ割込処理より
優先順位の高い割込入力へ接続するようにしたものであ
る。ＥＮＣＡはμＣＰＵＩのノンマスカブル割込（ＮＭ
Ｉ）入力へ接続し、ＣＩ大入力よる割込に対しこれを割
込２（ＰＨ１０）とする。
実施例におけるバイナリ−カウンタ１４を除き、ＣＩ大
入力より割込処理中のエンコーダ入力パルス数のカウン
トを行なうのに、エンコーダパルスをＣＩ割込処理より
優先順位の高い割込入力へ接続するようにしたものであ
る。ＥＮＣＡはμＣＰＵＩのノンマスカブル割込（ＮＭ
Ｉ）入力へ接続し、ＣＩ大入力よる割込に対しこれを割
込２（ＰＨ１０）とする。
第７図の動作フローチャートに示すように割込発生があ
り、エンコーダ入力パルス数のカウントは割込２（ＰＲ
Ｏ２）の処理プログラムで行ないμＣＰＵＩにおけるメ
モリ内にエンコーダ入力パルス数・メモリ（Ｍ Ｅ Ｍ
−Ｎ ！ＩＩＩｃＡ）を設け、これを割込むごとに“＋
１”のカウントを行なう。またＣＩ大入力よる割込処理
中では、第８図の動作フローチャートに示すようにエン
コーダ入力パルス数ＮＩＩＮＣＡは前記ＭＥＭ−ＮＩ！
ＮｃＡのメモリ・データを読取ることによって行ない、
読取後はＭＥＭ・ＮｏｃＡをクリアし、メモリ・データ
を０′″とする。
り、エンコーダ入力パルス数のカウントは割込２（ＰＲ
Ｏ２）の処理プログラムで行ないμＣＰＵＩにおけるメ
モリ内にエンコーダ入力パルス数・メモリ（Ｍ Ｅ Ｍ
−Ｎ ！ＩＩＩｃＡ）を設け、これを割込むごとに“＋
１”のカウントを行なう。またＣＩ大入力よる割込処理
中では、第８図の動作フローチャートに示すようにエン
コーダ入力パルス数ＮＩＩＮＣＡは前記ＭＥＭ−ＮＩ！
ＮｃＡのメモリ・データを読取ることによって行ない、
読取後はＭＥＭ・ＮｏｃＡをクリアし、メモリ・データ
を０′″とする。
第９図は前記第６図のタイミングチャートを示し、自動
分周１／２の場合である。即ちＣＩ大入力ｃ）で割込１
（ＰＲＯＬ）が行なわれ、ノンマスカブル割込（ＮＭＩ
）で割込２（ＰＨ１０）が、割込１に優先し、処理され
る。
分周１／２の場合である。即ちＣＩ大入力ｃ）で割込１
（ＰＲＯＬ）が行なわれ、ノンマスカブル割込（ＮＭＩ
）で割込２（ＰＨ１０）が、割込１に優先し、処理され
る。
第１０図および第１１図は、本発明を複写機の光学スキ
ャナーにおけるモータ制御に使用した場合のモータ回転
数Ｎ（＝スキャナー速度）と分周との関係を従来例（Ａ
）と本発明（Ｂ）と比較して示す。
ャナーにおけるモータ制御に使用した場合のモータ回転
数Ｎ（＝スキャナー速度）と分周との関係を従来例（Ａ
）と本発明（Ｂ）と比較して示す。
なお、第１０図は第１１図に比較して正転時（ＣＷ）、
したがってスキャナーの往動時の回転数が低い時の例を
示し、複写機の場合は拡大動作の場合に相当する。
したがってスキャナーの往動時の回転数が低い時の例を
示し、複写機の場合は拡大動作の場合に相当する。
図から分るように従来例（Ａ）では正転時（ＣＷ）。
逆転時（ＣＣＷ）の目標回転数に対応した値に分周数は
固定されている。即ち第１０図ではＣＷで１／１゜ＣＣ
Ｗで１／４．第１１図ではｃｗ、ｃｃｗとも１／４であ
る。
固定されている。即ち第１０図ではＣＷで１／１゜ＣＣ
Ｗで１／４．第１１図ではｃｗ、ｃｃｗとも１／４であ
る。
これに対し、本発明では回転数に対応した分周数に自動
的に分周されと同等の機能となる。即ち第１０図ではＣ
Ｗで１／１． ＣＷからＣＣＷへの変換過程において、
１／１→１／２→１／３→１／４と逆転時の目標回転数
に対応した値に分周され、ＣＣＷからＣＷへの変換過程
においても１／４→１／３→１／２→１／１と正転時の
目標回転数に対応した値に分周される。
的に分周されと同等の機能となる。即ち第１０図ではＣ
Ｗで１／１． ＣＷからＣＣＷへの変換過程において、
１／１→１／２→１／３→１／４と逆転時の目標回転数
に対応した値に分周され、ＣＣＷからＣＷへの変換過程
においても１／４→１／３→１／２→１／１と正転時の
目標回転数に対応した値に分周される。
第１１図の場合も同様であるので説明を省略する。
これは、割込処理終了後の最初のエンコーダパルス信号
により、次の割込み処理が実行されるためである。
により、次の割込み処理が実行されるためである。
なお、前記第１図の実施例において、割込処理実行中の
同一割込処理の禁止は、フリップフロップ回路ＦＦ、の
Ｑ端子（出力）をμＣＰＵＩのＣＩ端子（入力）にハー
ド的に接続し行なっているが、μＣＰＵＩ内の処理プロ
グラムによって禁止を行なっても良い。
同一割込処理の禁止は、フリップフロップ回路ＦＦ、の
Ｑ端子（出力）をμＣＰＵＩのＣＩ端子（入力）にハー
ド的に接続し行なっているが、μＣＰＵＩ内の処理プロ
グラムによって禁止を行なっても良い。
（発明の効果）
以上述べたように本発明は、制御対象の直流モータの回
転速度に応じ自動的に最適分周数でエンコーダ信号を分
周し、その分周後の信号をエンコーダ間隔計測信号およ
び割込信号とすることにより、応答性の良い制御が出来
る。しかも、簡単な回路構成で多数のエンコーダ信号の
分周が出来るので、複写機等の光学スキャナーにおける
モータ制御に実施して効果が大で娶る。
転速度に応じ自動的に最適分周数でエンコーダ信号を分
周し、その分周後の信号をエンコーダ間隔計測信号およ
び割込信号とすることにより、応答性の良い制御が出来
る。しかも、簡単な回路構成で多数のエンコーダ信号の
分周が出来るので、複写機等の光学スキャナーにおける
モータ制御に実施して効果が大で娶る。
第１図は本発明の一実施例の回路図、第２図は第１図の
ＣＩ大入力よる割込処理フローチャート、第３図ないし
第５図は第１図の動作説明用の自動分周１／１．１／２
．１／４の各タイミングチャート、第６図は本発明の別
の実施例の回路図、第７図は第６図のＮＭＩ入力による
割込処理フローチャート、？ 第子図は第６図のＣＩ大入力よる割込処理フローチャー
ト、第９図は第６図の動作説明用の自動分周１／２のタ
イミングチャート、第１０図および第１１図は従来例（
Ａ）と本発明（Ｂ）とのモータ回転数と分周との関係を
示す図、第１２図は従来の複写機の光学系スキャナーを
駆動制御する回路図の一例、第１３図および第１４図は
第１２図の動作説明用の固定分周１／１．１／４のタイ
ミングチャート、第１５図は第１２図のＣＩ大入力よる
割込処理フローチャート、第１６図は第１２図の分周設
定処理のフローチャートである。 １ ・・・マイクロコンピュータ（μＣＰＵ）、２・・
・プログラマブルインターバルタイマー、３ ・・・直
流モータ、４ ・・・ ロータリーエンコーダ、５，６
・・・ゲート、７・・・バッファ回路、９ ・・・水
晶発振器、１０・・・モータドライバー回路、１１・・
・フリップフロップ回路ＦＦい１２・・・発振器、１３
・・・ フリップフロップ回路ＦＦ、、１４・・・バイ
ナリ−カウンタ。
ＣＩ大入力よる割込処理フローチャート、第３図ないし
第５図は第１図の動作説明用の自動分周１／１．１／２
．１／４の各タイミングチャート、第６図は本発明の別
の実施例の回路図、第７図は第６図のＮＭＩ入力による
割込処理フローチャート、？ 第子図は第６図のＣＩ大入力よる割込処理フローチャー
ト、第９図は第６図の動作説明用の自動分周１／２のタ
イミングチャート、第１０図および第１１図は従来例（
Ａ）と本発明（Ｂ）とのモータ回転数と分周との関係を
示す図、第１２図は従来の複写機の光学系スキャナーを
駆動制御する回路図の一例、第１３図および第１４図は
第１２図の動作説明用の固定分周１／１．１／４のタイ
ミングチャート、第１５図は第１２図のＣＩ大入力よる
割込処理フローチャート、第１６図は第１２図の分周設
定処理のフローチャートである。 １ ・・・マイクロコンピュータ（μＣＰＵ）、２・・
・プログラマブルインターバルタイマー、３ ・・・直
流モータ、４ ・・・ ロータリーエンコーダ、５，６
・・・ゲート、７・・・バッファ回路、９ ・・・水
晶発振器、１０・・・モータドライバー回路、１１・・
・フリップフロップ回路ＦＦい１２・・・発振器、１３
・・・ フリップフロップ回路ＦＦ、、１４・・・バイ
ナリ−カウンタ。
Claims (1)
- 制御対象の直流モータの回転数と同期したパルス信号の
発生手段と、前記パルス信号をマイクロコンピュータの
外部割込入力へ伝達する手段と、前記パルス信号をパル
ス幅計測手段へ伝達する手段と、前記パルス信号のパル
ス幅計測手段と、前記パルス信号のパルス数をカウント
する手段と、前記パルス幅計測手段の計測値と前記カウ
ント手段のカウント値とを基に直流モータの回転を制御
する割込手段と、前記割込処理中における割込みを禁止
する手段と、前記禁止手段において前記カウント値を読
取り処理終了後、当該カウント値をリセットする手段と
で構成されたことを特徴とするモータ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249941A JPH0197189A (ja) | 1987-10-05 | 1987-10-05 | モータ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249941A JPH0197189A (ja) | 1987-10-05 | 1987-10-05 | モータ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0197189A true JPH0197189A (ja) | 1989-04-14 |
Family
ID=17200450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249941A Pending JPH0197189A (ja) | 1987-10-05 | 1987-10-05 | モータ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0197189A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187717A (en) * | 1981-05-13 | 1982-11-18 | Hitachi Ltd | Digital speed controller |
-
1987
- 1987-10-05 JP JP62249941A patent/JPH0197189A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187717A (en) * | 1981-05-13 | 1982-11-18 | Hitachi Ltd | Digital speed controller |
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