JPH0198040A

JPH0198040A - メモリ管理システムおよびその動作方法

Info

Publication number: JPH0198040A
Application number: JP63167450A
Authority: JP
Inventors: Jiei Suchiyuwaato Dariru; ダリル・ジエイ・スチュワート; Jiei Rooden Randoru; ランドル・ジエイ・ローデン; Muurusutain Maaku; マーク・ムールスタイン
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-07-16
Filing date: 1988-07-05
Publication date: 1989-04-17
Also published as: CA1320591C; US4914577A; WO1989000727A1; AU2254988A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】背景技術１、発明の分野この発明はディジタルコンピュータのメモリ機能を管理
するシステムおよびその方法に関するものである。特に
、この発明はディジタルコンピュータにおいて使用する
ためのダイナミックメモリ管理システムのためのアーキ
テクチャおよび対応する方法に向けられている。

２、背景技術近年、ディジタルコンピュータは数年前のディジタルコ
ンピュータと比べてより強力でかつより゛　複雑になっ
てきている。モノリシック集積回路の製造における発展
およびまた他の技術の発展につれてディジタルコンピュ
ータは将来、より強力にかつより複雑になるであろうこ
とが予想される。

たとえば、集積回路製造技術が進歩して１個の半導体材
料の超小型チップ上に置かれる回路構成要素が増え、デ
ィジタルコンピュータの能力を劇的に増加させることが
可能となっている。

コンピュータのハードウェアが近年より強力になってき
ている一方で、コンピュータのソフトウェアを書いたり
またそのようなソフトウェアを購入したりする人々は常
により一層強力なハードウェアを所望している。コンピ
ュータプログラムのデザインおよびユーザの期待は入手
可能なハードウェアの容量によって幾分制限されてしま
うであろうことが予想でき得る。こうして、ソフトウェ
アの性能要求およびユーザの期待に応えるかまたはそれ
らを超えるコンピュータシステムを提供する必要がある
。

コンピュータの相対的な能力および性能を決定するため
にしばしば用いられる２つのパラメータがあるが、その
１つはプログラマ−が入手可能なメモリの量と、２つ目
はコンピュータが動作することができる速度（すなわち
、１秒あたりの動作の回数）である。コンピュータシス
テムが動作することができる速度はしばしばコンピュー
タの主要メモリがアクセスされる速度によって制限され
る。さらに、そのメモリのサイズまたは性能によって制
限されるコンピュータシステムはしばしば「メモリ境界
」であるとみなされる。大量のメモリを提供するには比
較的費用がかかるので、利用可能なメモリを効果的に用
いることが重要である。

磁気または光学メモリデバイス上には大量のディジタル
メモリを提供することが可能である。しかしながら、こ
れらの本質的に機械的なデバイスへのデータの書込およ
びそこからのデータの読出は１５０ナノ秒以下で動作す
ることができる現代のマイクロプロセッサの速度と比べ
て骨の折れる遅いタスク（ミリ秒で測定される）である
。さらに、マイクロプロセッサの動作速度は毎年速くな
っている。マイクロプロセッサの性能の増加とは対照的
に、機械的に動作される磁気および光学ディスクデバイ
スの動作の高速化は非常に遅く、その増加は通常わずか
であり、かつ工学的な努力と力を合わせてのみ達成され
る。

大部分のコンピュータシステムにおいて、中央処理装置
（ＣＰ　Ｕ）は主要メモリ装置と通じて命令（しばしば
コードと呼ばれる）を得たりデータの読出および書込を
行なう。ＣＰＵはアドレスを発生しかつそのアドレスを
アドレスバスに置いて次にデータバス上で特定されたメ
モリ位置にデータを送るかまたはそこからデータを受取
ることによって、特定の主要メモリ装置の位置にアクセ
スする。

メモリ管理システムがディジタルコンピュータに組込ま
れると主要メモ°り装置のより効率的な使用が可能とな
る能力が提供される。これらの能力にはＣＰＵによって
割当てられた（または他の「論理アドレス発生デバイス
」によって発生された）論理アドレスを主要メモリの物
理アドレスに翻訳したり、コンピュータにある異なるプ
ロセスのために多数の隔離されたアドレス空間を提供（
。

たり、成るメモリ区域において読出や書込のみといった
動作を行なうことを可能にすることによってその区域を
保護したりすることが含まれる。

コンピュータシステムにあるプロセス（１つのコンピュ
ータシステムが多くの別のプロセスを取扱うかもしれな
い）にその中での動作のために多数の論理メモリ位置を
提供する一方で、実際の制限内に物理メモリ位置の数を
止めておくために、仮想メモリ機構がしばしば用いられ
る。仮想メモリ機構は１つのプロセスで利用可能なメモ
リ位置の数（「論理アドレス」で表わされる）が主要メ
モリで利用可能なメモリ位置の数（「物理アドレス」で
表わされる）より大きいということである。

そのような仮想メモリ機構によって主要メモリを効率的
に利用することができ、なぜなら任意の特定のプロセス
は短い時間期間の間コードまたはデータ（これより先は
総称して「データ）と呼ぶ）の小さなグループにアクセ
スすることしか必要としないからである。

こうして、多くのメモリ管理システムの重要な機能は仮
想メモリの支持を提供している。このように、ＣＰＵは
主要メモリ内の実際の物理的に存在しているよりも広い
論理メモリ空間にアクセスすることが許容される。言換
えれば、プログラム志たはプロセスは主要メモリで利用
できる物理または実メモリ空間よりずっと大きい仮想メ
モリ空間を利用することができるであろう。

仮想メモリ機構を実現するコンピュータシステムにおい
て、特定のプロセス、たとえば１０億バイト（１ギガバ
イト）が利用可能なメモリの総量は通常磁気ディスクデ
バイスにストアされる。たとえば１００万バイト（１メ
ガバイト）のような少量のランダムアクセスメモリ（Ｒ
ＡＭ）はコンピュータシステムの主要メモリ内のプロセ
スのために提供される。磁気ディスクに含まれるデータ
はプロセスが必要とするとＲＡ　Ｍ内の利用可能な制限
された空間に移動する。そのプロセスがデータの一部分
の利用を終えると、そのデータは主要メモリから２次記
憶装置に移され、主要メモリに移されてきた他のデータ
と入替わる。

従来、上で述べられた仮想メモリ機構は仮想メモリ空間
の合計（「論理空間」とも呼ばれる）を「ページ」と呼
ばれる多くの同じ大きさのユニットに分割することによ
って行なわれる。１つのプロセスのためのページがすべ
てが磁気ディスクのような２次記憶装置デバイスにスト
アされる。論理メモリ空間のページからデータをストア
する物理メモリ内の位置は「フレーム」と呼ばれる。デ
ータのページがＣＰＵによって要求されると、それらは
主要メモリのフレームに移動する。

ページはその利用頻度および利用可能な主要（物理）メ
モリの量の制限によってそのまま主要メモリに置かれる
かまたは２次記憶装置に再び移動されるかが決定される
。メモリ管理システムの１つの通常の機能は主要メモリ
内に現在存在していないページへのＣＰＵのアクセスの
試みを検出しそして要求されたアドレスを含むページが
主要メモリに移動してくるまでＣＰＵの動作を中断させ
ることである。

たとえば、メモリ管理システムを有するコンピュータシ
ステムにおいて、各ページは２０４８バイトを含んでも
よい。１ページ内の個々のメモリ位置はシーケンシャル
に０．１．２．３、・・・２０４６．２０４７と示され
てもよい。１つのプロセスは一般に連続したメモリ位置
にストアされるデータにアクセスする。すなわち、はと
んどのプロセスは最初に位置Ｏにアクセスし次に位置１
にアクセスし以下同様である。

ＣＰＵが位置０にストアされているデータを要求すると
、データのページ全体が２次記憶装置から（たとえば磁
気ディスク）主要メモリに移動する。そのようなデータ
の転送はＣＰＵの動作速度と比べて非常に遅い。データ
のページが主要メモリに移動している間、プロセスの実
行は中断しＣＰＵは一般に要求されたデータを待機する
であろう。

２次記憶装置にストアされたデータが主要メモリ内のど
こに移動するかを同定するタスクは「マツピング」と呼
ばれる。「マツピング」は仮想メモリ機構を実現しない
メモリ管理システムおよび実現するメモリ管理システム
の両方においてプロセスを説明するために用いられても
よい。

１ペ一ジ分のデータが主要メモリに移されると、そのペ
ージのデータの位置は翻訳メモリと呼ばれる特別のメモ
リ区域にストアされるかまたはマツピングされる。たと
えば、次にＣＰＵは２０４７までのそのページのデータ
位置のすべてがアクセスされるまで位置０、次に位置１
、というようにデータにアクセスするであろう。次に、
もし必要なら、ＣＰＵは次のページのデータが主要メモ
リに移されるようにし、そこでは位置０へのアクセスで
再びシーケンスが始まり位置２０４７まで続けられ得る
。このように、実際にはいつもデータの一部しか主要メ
モリ内にないのに１つのプロセスにとって、１ギガバイ
トの物理メモリ位置がその主要メモリ内で利用可能であ
るように見えることができる。

どのページが主要メモリに含まれているかそしてそのペ
ージの位置責成る時点で決定する通常の１つの方法は、
１個以上の翻訳テーブルを含むであろう翻訳テーブルま
たは翻訳メモリと呼ばれるメモリ機構を利用する。翻訳
テーブル自身で見つけられるメモリ位置は「エントリ」
と呼ばれる。

メモリ管理システムの主な機能は、論理アドレス発生デ
バイスたえばＣＰＵからの論理アドレスを入力として認
知し、その論理アドレスを主要メモリの対応する物理ア
ドレスに翻訳し、次にそれを主要メモリに出力する。通
常、翻訳テーブルはメモリ管理システムの内部にある高
速ランダムアクセスメモリ（ＲＡＭ）内にストアされて
いる。

論理アドレスのビットパターンは成る様式で利用されて
翻訳メモリのエントリを選択し、そしてそのエントリに
ストアされている物理アドレス翻訳がメモリ管理システ
ムから出力される。

この種のメモリ管理システムの最も簡単な形式は、２次
記憶装置内の各論理ページごとに翻訳メモリにエントリ
が存在する直接マツピングされるシステムである。この
メモリ管理のアプローチは仮想メモリ機構においてはし
ばしばあるが論理アドレス空間が非常に広い場合実際的
ではない。たとえ８キロバイトのような大きなページが
選択されたとしても、各プロセスは１ギガバイトの仮想
アドレス空間を提供するために翻訳テーブルにおいて１
３１，０７２個のエントリを要求するであろう。これは
費用が非常にかかりかつ非効率であり、というのも高速
スタティックＲＡＭは高価でかつ物理メモリ（主要メモ
リ）の最も小さな割当可能部分は依然として非常に大き
いであろうからである。

直接マツピングされるメモリ管理システムのさらなる制
限は、多数のプロセスがＣＰＵと主要メモリを共用しな
くてはならないときにわかる。コンピュータシステムは
他のプロセスを取扱うためには一方のプロセスを非活動
状態にするので、種々の変化がコンピュータシステムに
分配されているデータ内で発生するに違いない。一方の
プロセスを活性状態にしかつ他方のプロセスを非活性状
態にすることは一般に「文脈切換」と呼ばれる。

さらに、「文脈切換時間」はコンピュータシステムが成
るプロセスまたは文脈から他のものに切換わるのに必要
とされる時間を言うのに用いられる。

直接マツピングされるシステムにおける文脈切換は、翻
訳テーブルの全体の内容は各プロセスが活性状態になる
と再びロードされることを必要とする。そのようなシス
テムの代わりとして、各プロセスに１つのいくつかの組
の翻訳が維持されることになるであろう。しかしながら
、これは一般に非常に費用がかる、より高速のＲＡＭを
必要とする。

メモリ管理への他のアプローチは完全連想翻訳ルックア
サイドバッファを用いる。その翻訳ルックアサイドバッ
ファは一般的に通常１６かまたは３２個のエントリしか
含まない小さな内容アドレス可能メモリ（ＣＡＭ）であ
る。各エントリはタグとフレームポインタからなる。Ｃ
ＰＵが論理アドレスを発生すると、それは翻訳ルックア
サイドバッファにストアされたタグの各々と同時に比較
される。

もし一致する翻訳エントリが発見されたなら、エントリ
内に含まれる対応するフレームポインタがページのため
の物理アドレスとして用いられる。

もしいかなる一致も発見されないなら、メモリ管理シス
テムによってそのプロセッサは適切なタグおよびフレー
ムポインタが通常コンピュータシステムの主要メモリ内
のテーブルから翻訳ルックアサイドバッファにロードさ
れ得るまで、メモリアクセスを中断する。成る設計では
、メモリ管理システムは自動的にエンリドをフェッチし
そして他のデザインでは、ＣＰＵはそれをフェッチする
ためにソフトウェアルーチンを実行しなくてはならない
。

内容アドレス可能メモリの複雑さにより、完全連想翻訳
ルックアサイドバッファは通常３２個のエントリより少
ない制限された大きさである。もしプロセスが短い時間
期間に３２ページより多くアクセスするなら、新しいエ
ントリが古いエントリに取って代わるために入って来な
くてはならず、これが遅延を引き起こす。また、新しい
プロセスへの文脈切換はすべての翻訳ルックアサイドバ
ッファエントリが無効にされることを必要にする。

メモリ管理システム設計のさらに別のアプローチでは直
接マツピングおよび完全連想設計の両方の特定が含まれ
る。これらはセ；ット連想メモリ管理システムと呼ばれ
る。これらのシステムは翻訳メモリにおいてエントリを
選択するために論理アドレスの一部を利用する。論理ア
ドレスの残余部分は選択された翻訳テーブルエントリに
おいてタグと比較される。もし論理アドレスがタグと一
致するなら、そのエントリでのフレームポインタは主要
メモリにおいてフレームのアドレスとして利用される。

この設計を改善していくと、各々がそれ自身のタグを有
し同時に比較される多数のエントリが提供される。これ
らは「Ｎウェイセット連想」メモリ管理システムと呼ば
れ、ここでｒＮＪは同時に比較されるセットのエントリ
の数である。セット連想システムはいくつかのプロセス
のための翻訳が同時に主要メモリ内にあることを許容し
て文脈切換速度を改善するために仕切られることができ
る。

以前に利用可能なＮウェイセット連想メモリ管理システ
ムの欠点は主要メモリ内に設けられた仕切りおよびまた
翻訳テーブル内に設けられた仕切りの大きさがプロセス
の大きさに関係なく固定されているといった事実に起因
している。これはもしプロセスが小さいなら多くの翻訳
テーブルエントリは用いられないままにであるというこ
とがあり得る。代わりに、もしプロセスが大きいなら、
非常にわずかな翻訳テーブルエントリしか効果的な動作
に割当てられないかもしれない。

こうして、おそらく特定のプロセスは効果的な動作のた
めに主要メモリにおいて６４フレーム（６４個の２キロ
バイトのデータのページに対応する）を必要とするだけ
である。しかしながら、従来のＮウェイセット連想メモ
リ管理システムでは、たとえば、翻訳テーブルは２０４
８ページを表わす区域に仕切られるのみかもしれない。

これは多くのプロセスが主要メモリ内で６４以下のフレ
ームを要求したり、他のプロセスでは効果的な動作のた
めに主要メモリ内で２０４８フレームより多くを必要と
するかもしれないといった事実と関係がない。

以上のことを鑑みれば、十分な翻訳テーブルのエントリ
のみが（各エントリは主要メモリのページを表わす）効
果的な動作のために各プロセスに割当てられることがで
きるように仕切られるエントリを提供するメモリ管理シ
ステムを提供することは当該技術分野において意義深い
進歩であろう。

ダイナミックに、すなわち「オンザフライ」またはコン
ピュータシステムの動作においていかなる重大な割込な
しに、プロセスが活性化されかつ非活性化されるに従っ
て仕切られ得るメモリ管理システムを提供することは当
該技術分野においてさらなる前進であろう。

翻訳テーブルのダイナミックな形態が翻訳テーブルを再
び形作ることがハードウェアの変化を必要とするよりも
むしろソフトウェアを管理するコンピュータシステムに
よって実現されることができる、メモリ管理システムを
提供することは当該技術分野においてさらなる前進であ
ろう。当該技術分野における他の進歩は高速で、すなわ
ちＣＰＵが主要メモリから要求されたデータのページを
「待機」する必要なしに論理アドレスを物理アドレスに
翻訳することができる、ダイナミックに形成可能なメモ
リ管理ユニットを提供することであろう。

この発明の要約および目的以前に入手可能であったメモリ管理システムにおける欠
点を鑑みれば、この発明の目的は翻訳メモリを可変サイ
ズのエントリのグループに形作ることができ、各グルー
プは１つのプロセスに割当てられそのグループの大きさ
はコンピュータシステム内にある特定のプロセスのメモ
リの必要性によって決定される、メモリ管理システムお
よび方法を提供することである。

この発明の他の目的は効果的な動作のために大量のメモ
リ空間を必要とするプロセスに多数の翻訳メモリエント
リを割当てる一方で、また効果的な動作のためにより少
ない量のメモリ空間を必要とするプロセスに少数の翻訳
メモリエントリを割当てることによって、主要メモリに
おいて利用可能なメモリ空間を最大限効果的に利用する
ことである。

この発明のさらに別の目的は、データのページが主要メ
モリと２次記憶装置の間で移動されなくてはならない回
数を最小にすることである。

この発明のさらに他の目的はダイナミックに、すなわち
コンピュータシステムの実行における実質的な割込なし
に、プロセスが活性状態と非活性状態になると、プロセ
スに対する翻訳メモリエントリのグループをサイズの異
なるプロセスに割当てることである。

この発明の他の目的はメモリ管理システムに関連したＣ
ＰＵがデータの提示を待機することを必要とせずに高速
で論理アドレスを物理アドレスに翻訳することができる
、メモリ管理システムおよび方法を提供することである
。

この発明のさらに別の目的は有効メモリアクセスの所与
の数で発生するページの欠陥の数や「ミス」または「ヒ
ツト」を減じることである。

この発明のさらに別の目的はコンピュータシステムにあ
るプロセスの数を増すことである。

この発明のさらに別の目的はダイナミックに形成される
、すなわち翻訳テーブルエントリの仕切りがプロセスが
活性状態や非活性状態になっている間および種々のプロ
セスの主要メモリの要求が変化している間に必要に従っ
て発生するかもしれない、高速のメモリ管理システムお
よびその方法を提供することである。

この発明のさらに別の目的は仮想メモリ機構が効果的に
実現されることを許容するメモリ管理システムおよびそ
の方法を提供することである。

この発明のさらに他の目的はコンピュータシステム内に
ある各特定のプロセスに割当てられる翻訳テーブルエン
トリの数が最適に利用され得るメモリ管理システムおよ
びその方法を提供することである。

この発明のさらに別の目的はメモリアクセスがＣＰＵに
よって許容される最小の時間期間内に発生することがで
きる、メモリ管理システムおよびその方法を提供するこ
とである。

この発明のさらに別の目的はコンピュータシステムの文
脈切換時間を最小に維持することである。

この発明のこれらおよび他の目的は添付の図面と関連し
て以下の要約、詳細な説明および特許請求の範囲からよ
り完全に明らかになるであろう。

この発明はコンピュータのメモリ管理システム内で翻訳
メモリエントリのダイナミックな形態を可能にするため
のシステムおよびその方法を提供する。開示された実施
例において、ＣＰＵにより発生される論理アドレスの部
分はオフセット、ページ、ボリューム／ページ、および
ボリュームフィールドで規定される。オフセットフィー
ルドは変えられずに主要メモリに提示され、メモリの１
ページ内で特定の位置を選択する。ページフィールドは
翻訳メモリにおいて選択されたエントリのアドレスの第
１の部分を形成する。ボリューム／ページフィールドは
翻訳メモリにおいて選択されたエントリのアドレスの残
余部分を形成するために、マスクレジスタの内容によっ
て特定されるベースレジスタの内容と組合わされる。ボ
リュームフィールドおよびボリューム／ページフィール
ドは翻訳メモリにおいてストアされた１個以上のタグと
比較されて一致が存在するかを決定する。もし一致が存
在するなら、一致タグと関連したフレームポインタが所
望のページを含むフレームの物理アドレスとして主要メ
モリに出力される。

この発明は翻訳テーブルエントリの数および各プロセス
に割当てられる主要メモリにおける対応する空間の量が
プロセスごとに変化できるようにする。仮想メモリ機構
を実現することまたは論理アドレス発生デバイスによっ
て主要メモリの物理アドレスに割当てられた論理アドレ
スを単に置き直すことが所望である、コンピュータシス
テムに応用できる。この発明はまた各プロセスの効果的
な動作に必要な翻訳メモリエントリの最適な数が提供さ
れることができるようにする。翻訳エントリの割当がプ
ロセスが活性状態および非活性状態になっている間、す
なわちダイナミックに発生するので、この発明のメモリ
管理システムはダイナミックまたはダイナミックに形成
可能なメモリ管理システムと呼ばれる。

この発明は、論理アドレス発生デバイス、たとえばＣＰ
Ｕによって提示される論理アドレスをアドレス可能メモ
リ、たとえば主要メモリにおける物理アドレスにマツピ
ングするための少なくとも１つの翻訳メモリ手段を含む
。また、コンピュータシステム管理またソフトウェア（
たとえば「システムソフトウェア」または「オペレーテ
ィングシステム」）が各プロセスによってアクセス可能
な翻訳テーブルエントリの数のダイナミックな割当を指
図することができるハードウェア構造もまた設けられて
いる。このようにして、システムソフトウェアはコンピ
ュータシステム内にある種々のプロセスの各々によって
即座にアクセス可能なアドレス可能メモリの量を制御す
ることができる。

これらのハードウェア構造は特定のプロセスのために割
当てられるか、または「仕切られる」翻訳テーブルエン
トリの数を示すシステム管理ソフトウェアから命令を受
取るために利用される、マスクレジスタまたはグループ
サイズレジスタとここでは呼ばれるデバイスを含む。翻
訳テーブルエントリのグループが始まる、翻訳テーブル
内の位置およびアドレスを示すために用いられる、ここ
ではベースレジスタまたはグループ位置レジスタと呼ば
れるハードウェア構造がまた提供される。

システム管理ソフトウェアは特定のプロセスに割当てら
れるべき翻訳テーブルエントリの数を決定しかつ選択さ
れた翻訳テーブルエントリの割当および位置決めを制御
する。

この発明の方法は多くの異なるノー−ドウエアの機構を
用いて実行されてもよい。この発明の一実施例では、論
理アドレスは最初にメモリ管理システムに提示される。

論理アドレスのオフセットフィールド部分が次に規定さ
れる。論理アドレスのオフセットフィールド部分は所望
のデータが置かれる主要メモリの特定のページ内の位置
を特定する。次に、ページフィールドおよびボリューム
フィールドは論理アドレスにおいて規定される。

論理アドレスのどのビットがページフィールドを含むと
規定され、どのビットがボリュームフィールドを含むと
規定されるかを変えることによって、この発明のシステ
ムは各グループが１つのプロセスに割当てられる、エン
トリのグループへの翻訳テーブルの仕切りを決定する。

オペレーティングシステムのようなシステム管理ソフト
ウェアはいくつの翻訳エントリがプロセスに割当てられ
るかをこの発明のメモリ管理システムに示す。こうして
、いかなるハードウェアの修正も翻訳テーブルの仕切り
を再び形成するためには必要でない。

さらに、システム管理ソフトウェアは翻訳テーブルの仕
切りをダイナミックに、すなわち通常の動作の中断なし
に変えることができる。

この発明の方法において、ベース値がまたシステム管理
ソフトウェアによって提供される。ベース値は翻訳テー
ブルにおけるインデックス位置を特定する。翻訳テーブ
ルエントリは次に所望の翻訳テーブルエントリが置かれ
るベース位置からの距離を示すページフィールド内に含
まれる情報に従って選択される。

選択された翻訳テーブルエントリに含まれる１つのタグ
は論理アドレスにおいて規定されるボリュームフィール
ドと比較される。次に論理アドレスのボリュームフィー
ルドおよび選択された翻訳テーブルエントリのタグフィ
ールドは等しいかどうか決定される。もし一致が発生し
たなら（すなわちボリュームフィールドとタグが等しい
なら）、フレームポインタ（主要メモリにおいてフレー
ムを識別する選択された翻訳テーブルエントリの位置）
は論理アドレスのオフセットフィールド部分と連結され
、主要メモリにおいて単一の位置を示す物理アドレスを
形成する。物理アドレスは次に主要メモリかまたは他の
アドレス可能メモリデバイスに提示される。

この発明の現在好ましい実施例の詳細な説明次に図面を
参照するが、そこでは同様の部分は同様の数字で示され
ている。システムおよび方法の両方のここで示されてい
る実施例は単にこの発明の現在好ましい実施例を単に例
示するものであって、この発明は他の同等の構造および
方法によって実施されてもよいことが理解されるべきで
ある。

現在好ましい実施例のシステムおよび方法の一般の概略
的な説明がまず提示され、その後でその示された実施例
のシステムの回路実現化例の説明が続く。ここで（第６
図ないし第９図）とともに含まれる現在好ましい実施例
の回路の詳細な概略図を明白にするために、当該技術分
野において一般に用いられる英数字表示がこれらの図面
において付される。

第１図を参照すると、第１図はメモリ管理システムの現
在好ましい実施例を含むコンピュータシステムのアーキ
テクチャを示すブロック図である。

コンピュータシステムの心臓部であるマイクロプロセッ
サすなわち中央処理装置（ＣＰＵ）は１０で示される。

ＣＰＵはマイクロプロセッサかまたは他のハードウェア
構造のいずれかの意味であることが認められるであろう
。この現在好ましい実施例において、ＣＰＵｌ０はモト
ローラＭＣ６８０２０マイクロプロセツサである。当業
者はＭＣ６８０２０が強力な３２ビットマイクロプロセ
ツサであり、これは現在好ましいものでは１６．６７Ｍ
Ｈｚまたは２０ＭＨｚのいずれかで動作することを認め
るであろう。ＭＣ６８０２０マイクロプロセツサは現在
好ましい実施例と共にＣＰＵとして利用するために特定
によくそれを適合させる多くの特定を有する。たとえば
、ＭＣ６８０２０は多数プロセス環境、すなわち必要な
とき活性状態になる異なる多数のプロセスをホストする
コンピュータシステムにおける動作によく適している。

ＭＣ６８０２０ＣＰＵの他の有益な特定はこの開示の後
に明らかになるであろう。

重要なことには、当業者は多くの代替のマイクロプロセ
ッサおよび同等の回路がそれが１つでまたは他の同様の
デバイスと組合わされるかのいずれかで、この発明とと
もに用いられることができることを認めるであろう。さ
らに、この発明を理解すると、当業者は現在入手可能で
あるかまたは将来入手可能となるかもしれないそのよう
な代替のプロセッサまたは同等のデバイスおよび構造を
利用して、この発明を組込む実施例を提供する方法を認
めるであろう。

ＣＰＵｌ０はデータが主要（１次）メモリ２４から検索
されることを要求する。ＣＰＵにはＣＰＵと主要メモリ
を直接に接続するアドレスバスが設けられていることが
可能である。しかしながら、先に説明されたように、Ｃ
ＰＵｌ０と主要メモリ２４とをインターフェイスさせる
第１図のブロック１８で示されるメモリ管理システムを
提供することがしばしばずっと効果的である。

他の「論理アドレス発生デバイス」はまた論理アドレス
バス１２に接続されかつそうしてメモリ管理システム１
８を介して主要メモリ２４にアクセスできるかもしれな
いこともまた認められるべきである。そのような他の論
理アドレス発生デバイスが論理アドレスバス１２に接続
されると、メモリ管理システムはあたかもＣＰＵｌ０に
よってなされるようにこれらの他のデバイスによってメ
モリアドレスを取扱う。こうして、この説明におけるＣ
ＰＵへのいかなる参照もまた他の論理アドレス発生デバ
イスに関して同一の応用性を有する。

データが主要メモリ２４から検索されることをＣＰＵ１
０が要求すると、ＣＰＵｌ０は第１図の論理アドレスバ
ス１２上にアドレスを提示する。

この開示を通して「バス」という言葉は１個以上の信号
を搬送する１個以上の導体のグループについて言うとい
うことが当業者によって認められるであろう。現在好ま
しい実施例において、ＣＰＵ１０は３２ビットのプロセ
ッサであるので、はぼすべてのアドレスおよびデータバ
スは３２ビットのアドレスまたはデータが並列に転送さ
れるように配置された３２個の導体のグループであろう
。

しかしながら、データおよびアドレスバスの両方はこの
発明に応用できるであろう多くの異なる形式で実現され
てもよいことが認められるべきである。

さらに、当該技術分野において慣習であるように、図面
においてバスは個々のバスの導体を示すよりもむしろ、
１つの導体ラインと区別するためにより太いラインで表
わされている。

さらに、ここで用いられるように、「データ」という言
葉は広い意味がある。すなわち、「データ」という言葉
はそれがＣＰＵによって操作されるべき実行可能な命令
（コード）であろうと数字であろうと、コンピュータシ
ステム内に含まれる任意のビット配置を言うために用い
られるであろう。

ＣＰＵｌ０が論理アドレスを提示すると、それはメモリ
管理システム１８によって受取られる。

しかしながら、後に説明されるように、現在好ましい実
施例（第２図ないし第５図）では、論理アドレスの一部
はメモリ管理システム１８によるいかなる操作も受けず
かつオフセットアドレスバス１４によって主要メモリ２
４に直接に提示される。

メモリ管理システム１８によって一旦受取られると、論
理アドレスは物理アドレスに翻訳されかつ物理アドレス
は物理アドレスバス２２によって主要メモリ２４に提示
される。しかしながら、所望のデータが主要メモリ２４
内に含まれていないとメモリ管理システム１８が決定す
るなら、メモリ管理システムはＣＰＵが動作を中断する
ことを引き起こす「ページフォルト」を出す。

さらに、メモリ管理システム１８は要求されたデータが
第１図でブロック２６で示される２次記憶デバイスで発
見されることを引き起こし、そしてそのデータを含むペ
ージが主要メモリ２４の適当な位置に送られてくる。現
在好ましい実施例の２次記憶装置２６は一般に磁気ディ
スクメモリデバイスを含む。認められるように、非常に
大量のメモリが１ビットあたり非常に安い価格で磁気デ
ィスクメモリによって提供されるかもしれない。

現在好ましい実施例は仮想メモリ機構を実現しているが
、この発明は仮想メモリ能力を有するコンピュータシス
テムまたは仮想メモリ機構を実現しないコンピュータシ
ステムのいずれにおいても応用できる。

一旦適切なデータが主要メモリ２４内に置かれると、メ
モリ管理システムの内部翻訳テーブル（第１図には明白
に示されていない）の内容が次に再編成される。ＣＰＵ
ｌ０は次に最後のアドレス要求を再び初期設定する。適
切なデータが主要メモリ２４内に移動されており、かつ
翻訳テーブルが更新されているので、アドレス要求が次
に実行され、アクセスされたデータがＣＰＵｌ０へのデ
ータバス１６上で提示されるであろう。

効果的なメモリ管理システムの主な目的は発生するペー
ジフォルトの数を最小にすることである。

先に説明されたように、これを達成するための当該技術
分野における初期の試みでは、大量の非常に速いアクセ
スのメモリがメモリ管理システム内に設けられることを
必要とした。しかしながら、所望の量の速いアクセスメ
モリを提供するのは一般に非常に費用がかかる。さらに
、以前に利用可能なシステムでは、コンピュータシステ
ム内にあるプロセスの数が増加するので、翻訳メモリの
サイズが一定のままであると発生するページフォルトの
数は一般に増加する。この発明はこれらの問題点を克服
する。

この発明のもとになっている重大なこの発明の概念を最
良に説明するために、第１Ａ図のブロック図が与えられ
る。第１Ａ図のブロック図は１６゜３８４個のエントリ
（０ないし１６，３８３）を有する１つの翻訳テーブル
を含む翻訳メモリ１３６を利用してこの発明の実施例を
表わす。

第１Ａ図のメモリ管理システム１８はいくつかの重要な
機能を果たすかもしれない。たとえば、コンピュータシ
ステムにおいて実行される種々のプロセスは各々動作の
ために主要メモリ２４において成る空間を必要とする。

さらに、オペレーティングシステムのようなコンピュー
タシステム管理ソフトウェアは最小の量のメモリが連続
的に利用可能であることを必要とする。

１度にたった１つのプロセスまたはプログラムを実行す
ることしかできない小さなコンピュータシステムは第１
Ａ図に例示されるようなメモリ管理システムを必要とし
ない。これはシステムのパワーアップまたはリブート（
ｒｅｂｏｏｔ）でメモリの特定の部分がオペレーティン
グシステムに対して専用にされるためである。主要メモ
リにおける残余の空間はユーザによって動作されるべき
１つのプロセス（たとえばワード処理プログラムまたは
部品言語「テーブル形」）に専用である。

また、同時にいくつかのプロセスを扱うコンピュータシ
ステムは一人のユーザまたは多数のユーザにとっても扱
われるべき各プロセスに対してメモリ空間を割当てなく
てはならない。

いくつかのプロセスのためにメモリ容量を提供する１つ
のアプローチはコンピュータシステムによって取扱われ
るべき各個々のプロセスにメモリの１つのセクションを
専用にすることである。このアプローチは一般に非常に
非効率であって、なぜなら主要メモリの変えることがで
きない量の空間が長い時間期間の間主要メモリ内の専用
空間を用いるプロセスは多くなくても各プロセスに専用
にしなくてはならないからである。

こうして、多数のプロセスを扱うコンピュータシステム
において主要メモリを効果的に利用するというのはメモ
リ管理システムがコンピュータシステム内に含まれると
いうことを必要とする。第１Ａ図に例示されるこの発明
の実施例はコンピュータシステムが同時に多数のプロセ
スを扱いながら主要メモリ空間を効果的に利用すること
を可能にするために第１図に例示されるコンピュータシ
ステムに組込まれてもよい。

第１Ａ図に例示される実施例の動作の間、論理アドレス
は論理アドレスバス１０上に置かれる。

論理アドレスはＣＰＵｌ０を含む任意の論理アドレス発
生デバイスによって発生されてもよい。

以前に入手可能なメモリ管理システムにおいては、各プ
ロセスは翻訳メモリエントリの１グループ（そのアドレ
スは第１Ａ図で一般に１３４で表わされる）に割当てら
れる。たとえば、第１Ａ図に例示される実施例では、各
翻訳メモリエントリは主要メモリ２４において２キロバ
イトのページを示す。１ページのデータをストアする主
要メモリの位置は一般に「フレーム」と呼ばれる。こう
して、１６，３８４＋　ｏ　　（下付きの数字はその数
字が前進数であるかを示す）個のエントリを有しかつ最
初に４個のプロセスに対してメモリ空間を必要とする翻
訳メモリを組込む先行技術のメモリ管理システムにおい
て、メモリ管理システムはエントリ０ないし４０９５を
プロセス番号１に、エントリ４０９６ないし８１９１を
プロセス番号２に、エントリ８１９２ないし１２，２８
７をプロセス番号３にそしてエントリ１２，２８８ない
し１６．３８３をプロセス番号４に割当てるであろう。

現在の具体例では、各プロセスには各翻訳メモリエント
リ１３４が２キロバイトのメモリのページを示すとして
、主要メモリ空間の８，３８８゜６０８バイト（一般に
８メガバイトと言われる）が与えられるであろう。しか
しながら、このアプローチを利用することは一般に非常
に非効率である。

第１に、多くのプロセスは８メガバイトの主要メモリよ
りずっと少なくしか必要としない。たとえば、多くのプ
ロセスは効果的に動作するために任意の時点で２５６キ
ロバイト、１２８キロバイト、６４キロバイトまたはそ
れより少ない主要メモリにおける空間を必要とする。反
対に、効果的な動作のために８メガバイトより多い主要
メモリを必要とするプロセス（しばしば「数字を砕くも
の（ｎｕｍｂｅｒ　　ｃｒｕｎｃ’ｈｅｒｓ）Ｊと呼ば
れる）があるかもしれない。こうして、以前に入手可能
なメモリ管理システムは主要メモリ空間を非能率的に使
用しており、なぜならあまりに多い主要メモリ空間が（
すなわち、あまりに多数の翻訳メモリエントリが）プロ
セスに割当てられるプロセスがある一方で、十分でない
主要メモリ空間が割当てられている他のプロセスがある
からである。

さらに、大きなプロセスは割当てられるよりも大きいメ
モリ空間を必要とするので、メモリにおけるページが主
要メモリと２次記憶装置の間を移動しなくてはならない
ときページフォルトが連続的に発生する。また、個々の
プロセスに割当てられるかもしれないもっとも小さなエ
ントリのグループは、たとえばプロセス番号５のような
付加のプロセスが主要メモリにおいて空間を必要とする
とき４０９６であるので、プロセス番号工ないし４のう
ちの１つに割当てられるメモリ空間はプロセス番号５に
与えられなくてはならない。これは各プロセスに割当て
られる８メガバイトのメモリのうちプロセス番号１ない
し３が各々２５６キロバイトしか必要としなくてもあて
はまる。こうして、以前入手可能なメモリ管理システム
において、ページフォルトは時々はぼ連続的に発生しか
つ顕著でかついらいらする動作上の遅延がデータのペー
ジが主要メモリと２次記憶装置の間を移動するとコンビ
二一タシテムのユーザによって経験される。７この発明は以前に人手可能であったメモリ管理シテムに
おける制限および困難さを克服する。この発明は各プロ
セスは異なる大きさのグループの翻訳メモリエントリを
割当てられてもよいということを規定する。こうして、
上で述べられた具体例を続行すると、この発明に関して
プロセス番号工ないし３は各々１２８個の翻訳メモリエ
ントリ（Ｏないし１２７．１２８ないし２５５、および
２５６ないし３８３からグループ分けされる）が割当て
られてもよく、これはプロセス番号工ないし３の各々に
２５６キロバイトの主要メモリ２４内の空間（１２８ペ
ージ）を与えるであろう。

重要なことに、プロセス番号１ないし３には３８４個の
翻訳メモリエントリのみが割当てられているので、プロ
セス番号４には主要メモリにおいて１６メガバイトまで
マツピング動作する８、１９２個までのエントリが割当
てられてもよい。また、プロセス番号４で利用可能なメ
モリ空間を増加するのではなく、多数の小さなプロセス
に主要メモリ２４における空間が割当てられることがで
きる。第１Ａ図に例示される実施例はこの発明を実施す
るために用いられる特定のこの発明の概念を強調してい
る。

述べられるように、論理アドレスは論理アドレス発生デ
バイス１０から論理アドレスバス１２上に置かれる。次
に翻訳メモリアドレスマルチプレクサ１３０は論理アド
レスバス１２およびグループ位置レジスタ１２２とグル
ープサイズレジスタ１２６内のビットパターンに従って
１６，３８４個の翻訳メモリエントリ１３４のうち１つ
を選択するように機能する。

マスクレジスタとも呼ばれるグループサイズレジスタ１
２６はいくつの翻訳メモリエントリがフンピユータシス
テムにおいて現在活性状態のプロセスに割当てられるか
を決定する。ベースレジスタとも呼ばれるグループ位置
レジスタ１２２は翻訳メモリ１３６内のどこに（すなわ
ちベース位置）翻訳メモリエントリの特定のグループが
置かれるかを決定する。

動作において、コンピュータシステム管理ソフトウェア
がたとえばプロセス番号１を活性状態にすると、適切な
ビットパターンがグループサイズレジスタ１２６にロー
ドされるであろう。また、適当なビットパターンがグル
ープ位置レジスタ１２２にロードされる。次に、翻訳メ
モリアドレスマルチプレクサ１３０に翻訳メモリエンド
リグルーブサイズとグループの位置を決定するのに必要
な情報が与えられる。翻訳メモリアドレスマルチプレク
サ１３０は次に論理アドレスバス１２上のビットパター
ンを利用してグループサイズレジスタ１２６およびグル
ープ位置レジスタ１２２にロードされたビットパターン
によって以前に規定されたグループの中から１つの翻訳
メモリエントリを選択する。

一旦適当な翻訳メモリエントリが選択されると、選択さ
れた翻訳メモリエントリ内で発見されるビットパターン
は物理アドレスバス２２上に置かれる。選択された翻訳
メモリエントリからのビットパターンは最上位ビットの
物理アドレスを形成し、これは主要メモリ２４内の１フ
レームのアドレスを示す。データのページまたはフレー
ム内の位置を表わすオフセットアドレスバス１４上のビ
ットパターンは、物理アドレスバス上に置かれて最下位
部分の物理アドレスを形成する。連結された翻訳メモリ
エントリビットパターンおよびオフセットアドレスバス
ビットパターンは物理アドレス可能メモリ２４に提示さ
れ、次に主要メモリ２４内のアドレスされた位置にアク
セスする。

当業者はいくつかのタスクがコンピュータシステム管理
ソフトウェアまたはオペレーティングシステムによって
実行されなくてはならずかつ多くの現存するオペレーテ
ィングシステムはこれらのタスクをするために修正され
るかもしれないということを容易に認めるであろう。た
とえば、コンピュータシステム管理ソフトウェアはグル
ープ位置レジスタ１２２およびグループサイズレジスタ
１２６を適切にロードしなくてはならないことが認めら
れるであろう。コンピュータシステム管理ソフトウェア
に割当てられる他のタスクは第１Ａ図の点線２８で表わ
される、翻訳メモリ１３６に適当な値をロードすること
である。当業者は、グループのサイズをソフトウェアの
制御以下にすれば最大の融通性が提供されることを認め
るであろうが、なぜなら翻訳メモリ１３６の仕切りを再
度形成するのにいかなるハードウェアの変化も必要でな
いからである。

どのステップがコンピュータシステム管理ソフトウェア
、たとえばオペレーティングシステムによって実行され
なくてはならないかを明らかに示すために、第１Ｂ図の
フローチャートが提供される。第１Ｂ図に例示されるス
テップは多くの現存のオペレーティングシステムに容易
に組込まれるであろうことが認められるであろう。

第１Ｂ図のフローチャートにおいて、１５０で示される
「開始」と示されるのはこの発明を組込むコンピュータ
システムがパワーオンされるかまたはリブートされる時
を表わしている。実行されなくてはならない最初のステ
ップは１５２と印が付けられたところに表わされている
ように、入手可能なグループリストを初期設定すること
である。

いかなる翻訳メモリエントリもまだプロセスに割当てら
れていないので、入手可能なグループのリストにはすべ
ての翻訳メモリエントリが含まれる。

コンピュータシステムが動作を始めると、プロセスがユ
ーザによって呼出されるであろう。こうして、次のステ
ップは１５４で表わされるように実行されるべきプロセ
スを識別することである。

次に、１５６で示されるように、プロセスのためにメモ
リに必要なバイトの数が入力されることが必要である。

この情報はユーザからまたはプロセスのためのコードに
含まれるデータやシステム管理ソフトウェアによって割
当てられる省略値から受取られる。−旦主要メモリで必
要とされるバイトの数が知られると、プロセスに割当て
られるべき翻訳テーブルエントリの数が簡単に計算でき
る。

割当てられるべき翻訳テーブルエントリの数が一旦計算
されると、翻訳テーブルグループの割当てを決定するた
めのサブルーチンが第１Ｂ図の１５８で示されるように
実行される。そのような割当サブルーチンの典型的な具
体例は本出願に付加されかつ引用により援用されている
付録に含まれる。付録のソースコードは「Ｃ」のプログ
ラミング言語で書かれかつここで引用により援用されて
いる「コンピュータプログラミングの技法、第１巻基本
的アルゴリズム（Ｔｈｅ　　Ａｒｔ　　ｏｆＣｏｍｐｕ
ｔｅｒ　　Ｐｒｏｇｒａｍｍｉｎｇ、Ｖｏｌｕｍｅ　　
Ｉ　　Ｆｕｎｄａｍｅｎｔａｌ　　Ａｌｇｏｒ　ｉ　ｔ
ｈｍｓ）（１９７３）Ｊのクヌースドナルド　Ｅ　（Ｋ
ｎｕｔｈ、Ｄｏｎａｌｄ　　Ｅ、）による出版物におい
て見られるアルゴリズムに基づいている。

１６２で示されているようにそのプロセスを収容するの
に十分な大きさの利用可能なエントリのグループが存在
しなかったときのようにもしその割当が失敗に終わった
なら、そのプロセスは適切な大きさのグループが１６４
で示されるように入手可能になるまで非活性状態のまま
である。プロセスが終了するかまたは中断するとグルー
プが入手可能となりかつ「自由な」エントリのグループ
が入手可能なグループリストに再び加えられる。

１６６で示されるようにもしその割当が成功に終わるな
ら、次にグループの大きさはグループサイズレジスタに
ロードされるビットパターンに変換される。プロセスの
ためのグループサイズビットパターンはまた１６８で示
されるように後の使用のためにメモリ内に保管される。

割当サブルーチンはまた翻訳メモリ内でグループの位置
を決定する。こうして、グループの開始アドレスはビッ
トパターンとしてグループ位置レジスタにロードされ（
１７０）かつプロセスのためのグループ位置ビットパタ
ーンはまた１７２で示されるように後の使用のためにメ
モリに保管される。

割当てられた翻訳メモリエントリおよび適切なビットパ
ターンが一旦グループサイズレジスタおよびグループ位
置レジスタにロードされてしまうと、メモリ管理システ
ムのプロセスおよび動作の実行は第１Ｂ図の１７４で示
されるように、プロセスの実行およびメモリ管理システ
ムの動作が始まってもよい。もし「新しい」プロセス（
すなわち、以前に割当てられていないプロセス）がある
なら、「Ａ」および１５３で示される部分と１７６で示
される部分との間に発生するステップが再び実行される
。もし新しいプロセスがないなら、一般に１７８で示さ
れるもう一方のｒＮＯＪが選択される。

翻訳メモリエントリの割当てを必要とする新しいプロセ
スがないと、任意の用いられていないエントリの割当て
を解除することが必要である。第１Ｂ図の１８２で示さ
れるように、終了した任意のプロセスは１８６で示され
る割当て解除サブルーチンの実行を引き起こすことによ
って割当てが解除される。上述のクヌースの参照で述べ
られた割当て解除サブルーチンを実現するソースコード
の具体例はまた添付の付録に含まれている。

割当て解除サブルーチンから戻った後またはもし１８４
で示されるｒＮＯＪが示されていかなるプロセスも終了
されていなかったなら、以前に翻訳メモリエントリが割
当てられたいくつかのプロセスが１８８で示されるよう
に呼出されたかどうかを決定する必要がある。１９０で
示される「ＮＯ」で示されるようにもしそうでないなら
、１７６で示されるステップにループバックする。もし
「以前に割当てられた」プロセスが呼出されるなら、グ
ループサイズビットパターンが検索されかつグループサ
イズレジスタにロードされ（１９２のステップで表わさ
れる）、かつグループ位置ビットパターンが検索されて
グループ位置レジスタにロードされる（１９４で示され
るステップ）。

グループサイズレジスタおよびグループ位置レジスタが
適切にロードされると、呼出されたプロセスの実行が始
まってもよくかつメモリ管理システムは動作を始める（
第１Ｂ図の１９６で示される）。実行は１７６で示され
るステップに戻ってもよくかつループはシステムがパワ
ーダウンナなわちリブートされるまで続けられる。

示第２図を参照すると、この発明のメモリ管理システムの
ための現在好ましい配列を概略的に示すブロック図が示
される。第２図に例示される実施例はモトローラＭＣ６
８０２０マイクロプロセツサを利用してコンピュータシ
ステムに組込まれることが意図される。ＭＣ６８０２０
マイクロプロセツサに関する完全な情報はここで引用に
より援用される、プレンティス　ホール（Ｐｒｅｎｔｉ
ｃｅ−Ｈａｌｌ）出版社から入手可能な「ＭＣ６８０２
０の３２ビットマイクロプロセツサのユーザマニュアル
」と題される２ｄ、Ｅｄ、　　（１９８５）の出版物に
おいて見つけることができる。

さらに、このメモリ管理システムは第１図の主要メモリ
２４または他のアドレス可能デバイスが高速で動作する
ことができるときにのみ完全に利用できるというのが認
められるであろう。この発明とともに利用するのに特に
よく適した高速の主要メモリはここで引用により援用さ
れる、「スタティックフレームディジタルメモリ（ＳＴ
ＡＴＩＣＦＲＡＭＥ　　ＤＩＧＩＴＡＬ　　ＭＥＭＯＲ
Ｙ）」と題されるこれと共に現在出願された同時係属中
の米国特許出願連続番号第　　　　　　に記述されてい
る。

以前に説明されたように、ＣＰＵによるデータの要求は
論理アドレスによって識別される。第２図では、現在好
ましい実施例の論理アドレスは一般に１０２で示される
ブロックによって表わされる。第２図でわかるように、
論理アドレスは３２ビットワードを含む。しかしながら
、この発明は任意の数のビットからなるワードを利用し
てコンピュータシステムで応用できることが認められる
であろう。

第２図では、論理アドレスブロック１０２が３２個の増
分にされて各々１ビットを示す。こうして、ＡＯで示さ
れる増分は論理アドレス１０２の最下位ビットを表わし
、一方でＡ３１で記される増分は論理アドレス１０２の
最上位ビットを表わす。

この発明に従えば、論理アドレスは種々のフィールドに
分けられ、各フィールドは特定の機能を果たしかつ特定
の情報を提供する。現在好ましい実施例では、論理アド
レスはオフセットフィールド（一般に１０４で示される
）と、ページフィールド（一般に１０６で示される）と
、ボリュームベージフィールド（一般に１０８で示され
る）と、ボリュームフィールド（一般に１１０で示され
る）と、システムフィールド（一般に１１２で示される
）とに分けられる。これらのフィールドの各々の機能お
よびそれによって与えられる情報は以下で説明される。

この発明の現在好ましい実施例の重要な要素は第２図に
示される一般に１３６で示される翻訳メモリと呼ばれる
メモリの配置である。翻訳メモリは２個の翻訳テーブル
１３６Ａおよび１３６Ｂを含む。「翻訳テーブル」とい
う言葉が取入れられるのは、実際に翻訳メモリはプリン
トされたべ−ジ上で発見されるかもしれないデータのテ
ーブルとして最も簡単に概念化されてもよいからである
。

しかしながら、翻訳メモリの回路実現比例内のデータビ
ットの実際の位置は「テーブル配置」を真似ていないか
もしれない。けれども、翻訳「テーブル」の概念はこの
発明の詳細な説明するのに最も役立つ。

さらに、この発明に従って内容アドレス可能メモリ（Ｃ
ＡＭ）を利用するなどして多くの異なる翻訳メモリ構造
を利用することが可能であるかもしれないということが
認められるべきである。ＣＡＭＳのようなデバイスおよ
び他のデバイスおよび翻訳メモリとして利用するのに適
している構造がこの発明で利用されてもよいことが予想
される。

第２図に例示される現在好ましい実施例では、翻訳メモ
リは２個の翻訳テーブル、すなわち１３６Ａで示される
テーブルＡと一般に１３６Ｂで示されるテーブルＢとを
含む。以上の説明から、現在好ましい実施例は当該技術
分野において「２ウェイセット連想翻訳メモリ」で知ら
れるものを組込むことが認められるであろう。

また、翻訳メモリ１３６の回路実現化例は多くの異なる
形式をとってもよいことが認められる、その１つはこの
開示でより詳細に後に説明されるであろう。さらに、翻
訳メモリは１つの翻訳テーブルかまたは多くの翻訳テー
ブルを組込んでもよいことが認められるであろう。しか
しながら、現在好ましい実施例では、２ウエイ翻訳メモ
リ、すなわち翻訳メモリ内の２個の翻訳テーブルは付加
的なメモリを提供する費用に対してバランスがとれると
、素晴らしい性能を発揮することが発見されている。

この発明の目的はメモリアクセスがＣＰＵによって許容
される最小の時間期間内に発生することを可能にするこ
とであるので、翻訳メモリは非常に迅速にアクセスされ
る型であることが所望される。たとえば、ＭＣ６８０２
０マイクロプロセツサを利用すると、この時間は好まし
くは３０ナノ秒より少ない。

現在好ましい実施例では、翻訳メモリはこの開示では後
に詳細に説明されるであろう当該技術分野においてはス
タティックランダムアクセスメモリ（ＳＲＡＭ）と一般
に呼ばれるデバイスの型からなる。しかしながら、現在
入手可能であるかまたは将来に入手可能になるであろう
メモリデバイスの他の型がまたこの発明とともに利用す
るために適合されてもよい。

第２図に示されるように、現在好ましい実施例における
各翻訳テーブル１３６Ａおよび１３６Ｂには１６，３８
４個のエントリが設けられ、各エントリは３２ビットワ
ードを含む。両方の翻訳テーブル１３６Ａおよび１３６
Ｂにおけるエントリは一つの翻訳メモリアドレスが提示
されると同時にアクセスされる。エントリのセットまた
は対に対応する数個の翻訳メモリアドレスは一般に１３
４で表わされる０、１．２．３・・・１６，３８１．１
６．３８２．１６，３８３で示される縦の増分によって
表わされる。

この開示を通しておよび前掲の特許請求の範囲において
「エントリ」という言葉は現在好ましい実施例において
１対のエントリを示すために用いられることに注目すべ
きである。しかしながら、この開示および前掲の特許請
求の範囲をより明らかにするために、かつＮウェイセッ
ト連想翻訳メモリでは１つのエントリをアドレスするこ
とはまたセットの中の他のエントリもすべてアドレスす
るので、「エントリ」という言葉は同等の構造であると
同様に、Ｎウェイ翻訳メモリにおける「エントリの組」
または２ウエイ翻訳メモリにおける「エントリの対」の
意味であることが意図されると理解して用いられるであ
ろう。

１４ビットの翻訳テーブルアドレスが翻訳テーブル１３
６Ａおよび１３６Ｂにおける任意の対の１６．３８４個
のエントリを独自に識別するのに十分であるということ
をこの点で気付くことは役立つであろう。翻訳メモリ内
の翻訳テーブルの数と同様、翻訳テーブル１３６Ａおよ
び１３６Ｂのエントリの数は第２図に例示される数より
大きいかまたは少ないであろうことが認められるべきで
ある。費用の面での制限やシステム機能の要求およびコ
ンピュータシステムにおける物理的な空間の利用の可能
性といったことを考慮することによって各翻訳テーブル
内に設けられるエントリの数が決定されるだろう。

第２図に示されるように、各翻訳テーブルエントリは３
２個の増分にされており、各増分はビットを表わす。ビ
ット０ないし１６は第２図で一般に１４ＯＡおよび１４
０Ｂで示される各エントリのフレームポインタとして用
いられる。こうして、翻訳テーブルエントリのフレーム
ポインタの最下位ビットおよび最上位ビットはそれぞれ
２図ではＦＯおよびＦ１６と示される。

第２図では一般に１３８Ａおよび１３８Ｂで示される各
翻訳テーブルエントリのビットはタグと呼ばれる。こう
して、第２図では、各エントリのタグ部分を含む１３ビ
ットのうちの最下位ビットと最上位ビットそれぞれＴ１
７およびＴ２９と表わされる。各翻訳テーブルエントリ
の残余の２つのビット３０および３１はビット１４２Ａ
ないし１４２Ｂを有効および保護（Ｖ　Ｐ）ビットとじ
て規定される。

当業者によって認められるであろうように、「タグ」と
いう言葉は、その同等性を決定するために他のビットの
グループと後に比較されるであろうビットのシーケンス
を示すためにもともと用いられる。そのようなことは各
翻訳テーブルエントリのタグ内に含まれるビットに関ス
ル。フレームポインタや、タグおよび各翻訳テーブルエ
ントリの有効および保護ビットの機能はさらに下で説明
されるであろう。

第２図に示されるように、現在好ましい実施例には第１
Ａ図のグループサイズレジスタ１２６に対応する８ビッ
トマスクレジスタ１２６（ビットＭＯないしＭ７を有す
る）と、第１Ａ図のグループ位置レジスタ１２２に対応
する８ビットベースレジスタ１２２（ビットＢＯないし
Ｂ７を有する）とがまた提供されている。マスクレジス
タ１２６およびベースレジスタ１２２はブロック１３０
として識別される翻訳メモリアドレスマルチプレクサと
関連している。

第２図にはまた、ブロック１４８Ａおよび１４８Ｂで示
される２個のタグ比較器が示されている。

タグ比較器１４８Ａおよび１４８Ｂの各々はそれぞれそ
の対応する翻訳テーブル１３６Ａまたは１３６Ｂと関連
している。また、現在好ましい実施例には、ブロック１
５０で示されるフレームポインタ／オフセットフィール
ドマルチプレクサが含まれている。

以前に識別された機能ブロックのすべての一般的な構造
および機能はここで説明される。第２図に例示された実
施例の実際の回路実現化例の詳細な説明は第６図ないし
第９図に与えられる概略図と関連してこの開示の後に述
べられるであろう。

以前に述べられたように、ＣＰＵ　（第２図では示され
ていない）がメモリセル位置にアクセスすることを所望
するとき、論理アドレスはＣＰＵＩ：よってメモリ管理
システム１８に提示される（第１図参照）。３２ビット
ワードによって示される論理アドレスは論理アドレスＯ
７゜から論理アドレス４，２９４，９６７．２９５＋。

の範囲にあってもよい。しかしながら、そのような広い
範囲の論理アドレスは滅多にプロセスで必要とされない
ので、論理アドレスビットＡ３０およびＡ３１が論理ア
ドレスを特定する以外の目的で他に置かれてもよい。

現在好ましい実施例では、論理アドレスビットＡ３０お
よびＡ３１は主要メモリへのメモリアクセスを行ない、
かつまた他のシステムレベルの機能を実行するためにコ
ンピュータシステム管理ソフトウェアによって用いられ
る。３０ビットの（ＡＯないしＡ２９）論理アドレスの
能力で、現在好ましい実施例は１，０７３，７４１，８
２４、。の論理メモリ位置（１ギガバイト）にアクセス
できる。

思い出されるであろうように、コンピュータシステムで
メモリ管理システムを実現するとき、メモリの空間をペ
ージと呼ばれるグループに分割することが一般である。

物理メモリにおいて、主要メモリか２次メモリのいずれ
であっても、データのページをストアする連続的なメモ
リ位置のグル−ブはフレームと呼ばれる。こうして、各
翻訳エントリ内のビットＦＯないしＦ１６はフレームポ
インタ１４０Ａおよび１４０Ｂと呼ばれるが、その理由
は後にこの開示で明らかになるであろう。

現在好ましい実施例において、各ページは２０４８バイ
ト（２キロバイト）を含む。データは１ページの増分に
おいて主要メモリにかつ主要メモリから動く。こうして
、もしＣＰＵが特定のバイトにアクセスすることを所望
し、そのバイトが主要メモリではなく２次記憶装置に置
かれているなら、２次記憶装置から主要メモリにバイト
を含む完全なページを移動させることが必要である。

２キロバイトより大きいかまたは小さいページの大きさ
がこの発明とともに用いられるために選択され得ること
が認められるであろう。しかしながら、ページの長さを
変えることは現在好ましい実施例の修正を必要とするで
あろう。２キロバイトのページのサイズは現在最も好ま
しいページのサイズであるとされている。

ページ全体のデータが２次記憶装置から主要メモリに動
かされると理解すると、ページ全体が主要メモリに動か
されるだけなので主要メモリの各ページに１つの翻訳テ
ーブルのエントリしか必要とされないことが認められ得
るであろう。しかしながら、翻訳メモリが連想翻訳メモ
リであるという事実により、メモリ管理システムによっ
てアクセスされるかもしれないページの数は翻訳メモリ
内のエントリの数（１６，３８４，。）より大きい。

第２図は論理アドレスのフィールドの各々の特定の機能
を説明するためにさらに参照される。主要メモリおよび
２次記憶装置の両方におけるメモリ空間は２キロバイト
のページに分割されるので、ページ内の注意の位置は１
１ビットのアドレスフィールドによって特定されてもよ
い。オフセットフィールドビットＡＯないしＡＩＯは任
意の２キロバイトのページ内の任意の特定のメモリ位置
を特定するのに必要な１１ビットを提供する。

オフセットフィールドは２キロバイトページ内の１つの
位置を特定するのみであるので、オフセットフィールド
はメモリ管理システムによるいかなる翻訳も行なわずか
つ第２図のライン１１４で示されるようにフレームマル
チプレクサ１５０に直接送られる。しかしながら、主要
メモリは論理アドレスの残余ビットが主要メモリ内のペ
ージの位置を識別するために物理アドレスに翻訳される
ことを必要とする。翻訳プロセスの間、もし所望のペー
ジが主要メモリ内に含まれるなら、そして翻訳メモリ内
に対応するエントリを有するなら、「ヒツト」が発生す
る。もし所望のページが主要メモリ内に含まれていない
なら、そのような発生は「ミス」と呼ばれかつページフ
ォルトが発生したと言われる。

第２図に示されるように、各翻訳テーブルエントリには
一般に１４ＯＡまたは１４０Ｂで示されるフレームポイ
ンタと、一般に１３８Ａまたは１３Ｂで示されるタグと
、一般に１４２Ａまたは１４２Ｂで召される有効および
保護（Ｖ　Ｐ）ビットが設けられる。第１Ｂ図と関連し
て先に述べられたように、コンピュータシステム管理ソ
フトウェアはフレームポインタ１４０Ａまたは１４０Ｂ
と、タグ１３８Ａまたは１３８Ｂと、ＶＰビット１４２
Ａまたは１４２Ｂとを後に説明されるであろう理由で各
翻訳テーブルエントリにロードすることができることに
気付くのが重要である。

有効および保護（Ｖ　Ｐ）ビット１４２Ａおよび１４２
Ｂは翻訳テーブルエントリの「状態」を示すために用い
られる。その状態は無効（メモリ管理システムが最初「
パワーアップ」されるときのように有効な情報を何も含
んでいない）かまたは有効（タグおよびフレーム値が初
期にエントリ内に置かれていたことを示す）のいずれで
あってもよい。

■Ｐビットはまたエントリと関連しているページではユ
ーザの書込から保護されていることを示してもよく、こ
うしていかなるユーザのプログラムもそのページに書込
まれることが妨げられる。

その状態はまたユーザのプログラムとコンピュータシス
テム管理ソフトウェアの両方がその主要メモリにおける
その位置に書込まれることを防ぐ、完全に書込が保護さ
れており、これはもしシステム管理ソフトウェア自身に
本質的であるいくつかのコードがそれらのページに含ま
れているなら所望であるかもしれない。

たとえば、２ビットｖＰフィールドで示され得る１つの
状態は翻訳テーブルエントリが有効でかつ保護されてい
ないので論理アドレスから物理アドレスへの翻訳のため
に用いられてもよく、また関連ページがＣＰＵによって
所望されるように書込まれてもよいことを示す。４個の
状態の組合わせの各々を示す種々のビットパターンが以
下の第１表に表わされる。

第１表状態ＶＰ３１　　ＶＰ３１無効　　　　　　　　　　　　　　００ユーザの書込か
ら保護されている　０１完全に書込から保護されている
　　１０有効−保護されていない　　　　　１１以前に
述べられたように、オフセットフィールド１０４は主要
メモリ内に含まれる各ページの第１のメモリ位置から所
望のメモリアクセスのオフセット位置を示す。翻訳テー
ブルエントリのフレームポインタ１４０Ａまたは１４０
Ｂは主要メモリ内の所望のページの位置に対応する物理
アドレスの残余の最上位ビットを含む。

こうして、論理アドレスのオフセットフィールド１０４
は物理アドレスの最下位ビットを含み、一方で選択され
た翻訳テーブルエントリのフレームポインタ１４０Ａま
たは１４０Ｂは物理アドレスの最上位ビットを提供する
。さらに、オフセットフィールド１０４および選択され
たフレームポインタ１４０Ａまたは１４０Ｂは２６８，
４３５゜４５６、。のメモリ位置（２５６メガバイト）
の１つの位置を識別するのに十分である２８ビットの物
理メモリアドレスを提供する。

こうして、以前に示されたように、現在好ましい実施例
によって利用される２ウェイセット連想翻訳メモリによ
って、翻訳メモリ内に存在するエントリより多くの、す
なわち２５６メガバイトまでの主要メモリがアクセスさ
れることが可能になる。

以上のことから認められるように、この発明のメモリ管
理システムの主要なタスクは、ＣＰＵから受取られた論
理アドレスによって示されるバイトを含む主要メモリ内
の適当なフレームを識別することである。このタスクを
達成するために、ページフィールド１０６、ボリューム
／ページフィールド１０８、ボリュームフィールド１１
０が用いられる。

第２図に示されるように、ページフィールド１０６およ
びボリューム／ページフィールド１０８は共に１４ビッ
トを含む。ページフィールド１０６およびボリューム／
ページフィールド１０８は共に１つの翻訳テーブルエン
トリを選択するために用いられる。ボリューム／ページ
フィールド１０８はそのように示されるのは、これらの
８ビットはボリュームフィールド１１０かページフィー
ルド１０６のいずれかの部分として規定されてもよいか
らである。合計が４ビットの可能性のある「ページ」ア
ドレスに関して、各翻訳テーブルエントリが主要メモリ
の１フレームを識別して１６゜３８４個（０ないし１６
．３８３）翻訳テーブルエントリの１つを識別すること
が可能である。

この発明に従えば、現在好ましい実施例によって翻訳テ
ーブルエントリはグループに区切られ得る。翻訳テーブ
ルエントリの現在好ましい実施例における仕切り（グル
ープ分け）は６４個の翻訳テーブルエントリ（各エント
リは主要メモリにおいて２キロバイトのページを表わす
）の２５６個のグループからいかなる仕切りも設けられ
ていない１つの翻訳テーブル（すなわち１６，３８４個
の翻訳テーブルエントリの１グループ）までの範囲があ
ってもよい。

そのような仕切りによって形成されたグループのサイズ
は論理アドレス空間の「ボリューム」のサイズである。

ボリュームのサイズは１グループ内の翻訳メモリエント
リの数および１ページ内のメモリ位置の数の積に等しい
。現在好ましい実施例では、１つのボリュームはわずか
１２８キロバイト（６４エントリ）かまたは３２メガバ
イト（１６，３８４エントリ）であってもよい。

この発明に従って、各翻訳テーブルエントリの適切なフ
レームポインタ値の挿入はコンピュータシステム管理ソ
フトウェアに割当てられるタスクであることを知ること
が重要である。さらに、システム管理ソフトウェアはま
た適切な値を翻訳テーブルエントリのタグ１３８Ａまた
は１３８Ｂに挿入する。第２図では、タグビットＴ１７
ないしＴ２ＯはＣＰＵからの論理アドレスのボリューム
／ベージフィールド１０８およびボリュームフィールド
１１０（ビットＡ１７ないしＡ２９）に対応することが
注目されるべきである。

選択された翻訳テーブルエントリがフレームポインタ１
４０Ａまたは１４０Ｂ　（それは主要メモリにおいて物
理アドレスを提供するために論理アドレス１０２内のオ
フセットフィールド１０４と連結し得る）を含むかどう
かを決定するために、選択された翻訳テーブルエントリ
のタグ１３８Ａまたは１３８Ｂは論理アドレスのボリュ
ームフィールド１１０およびボリューム／ページフィー
ルド１０８（−緒にしてビットＡ１７ないしＡ２９を含
む）と比較される。この比較機能は第２図のブロック１
４８Ａおよび１４８Ｂによって示されるタグ比較器によ
って実行される。

ボリューム／ページフィールド１０８およびボリューム
フィールド１１０は論理アドレス１０２において最上位
アドレスビットを作るので、これらのビット値を組込む
タグ１３８Ａまたは１３８Ｂは適切な翻訳テーブルエン
トリのみが（適当なフレームフィールド１４０Ａまたは
１４０Ｂを有している）論理アドレスがメモリ管理シス
テム１８に提示されると、オフセットフィールドと連結
されるであろうことを確実にする。

ボリューム／ベージフィールド１０８およびボリューム
フィールド１１０内に含まれるビットはライン１１８お
よび１２０で示されるバスによってタグ比較器１４８Ａ
および１４８Ｂに提示される。タグ１３８Ａまたは１３
８Ｂに含まれるビットがそれぞれライン１４４Ａまたは
１４４Ｂで表わされるバスによってタグ比較器１４８Ａ
または１４８Ｂに提示される。

もし選択された翻訳テーブルエントリのタグ１３８Ａま
たは１３８Ｂに含まれる値が論理アドレス１０２のビッ
トＡ１７ないしＡ２９と等しいなら（すなわち一致する
なら）、翻訳テーブルエントリの対応するフレームポイ
ンタ１４０Ａまたは１４０Ｂが主要メモリに所望の物理
アドレスのための最上位ビットを含むことが確実にされ
る。

現在好ましい実施例においてコンピュータシステム管理
ソフトウェアは翻訳テーブルエントリのタグ（第２図の
ビットＴ１７ないしＴ２Ｏ）として論理アドレスビット
Ａ１７ないしＡ２９を２重にするビットパターンを書込
むことに気付くことは重要である。さらに、現在好まし
い実施例は常に論理アドレスビットＡ１７ないしＡ２９
をタグビットＴ１７ないしＴ２Ｏと比較し、選択された
翻訳テーブルエントリがヒツトであるかどうかを決定す
る。しかしながら、多くの他の配置がこの発明を実施す
るのに利用され得る。

現在好ましい実施例において、論理アドレスビットＡ３
０およびＡ３１はＣＰＵがメモリ管理システムを「バイ
パス」することを可能にし、かつ主要メモリに直接にア
クセスするために用いられることにもまた注目すべきで
ある。当業者は他の機構がＣＰＵが主要メモリ直接アク
セスできるように工夫され得ることを認めるであろう。

以上のように、この発明は１つの翻訳テーブルかまたは
多数の翻訳テーブルを利用して実施されてもよい。第２
図に示される現在好ましい実施例においては、２個の翻
訳テーブルが設けられている。現在の好ましい実施例に
おいて２個の翻訳テーブル１３６Ａおよび１３６Ｂを組
込むことによって、提供されなくてはならない翻訳テー
ブルエントリの数を２倍にするだけで発生するミスの数
は非常に減じられ得る。

各翻訳テーブル１３６Ａおよび１３６Ｂにおける各エン
トリはシステム管理ソフトウェアによって個々に書込ま
れてもよい。こうして、そのタグが比較器１４８Ａない
し１４８Ｂを利用して同時に比較される、２個の翻訳テ
ーブル１３６Ａおよび１３６Ｂを利用することによって
、主要メモリにおいて３２，７６８ページ（６４メガバ
イトのメモリ空間を示す）ものページを同時にマツピン
グすることが可能となる。

２ウエイ翻訳メモリを利用することによって、これから
「マツピング衝突」と呼ばれる、「高周波数マツピング
衝突」と呼ばれてもよい問題を非常に減じることができ
る。マツピング衝突はＣＰＵがボリュームサイズの整数
倍だけ間隔が離されている論理アドレスを交互に要求す
ると発生する。

もし翻訳テーブルが翻訳メモリに１つしか組込まれてい
ないなら、ＣＰＵがボリュームサイズの整数倍だけ間隔
が離された論理アドレスを交互に要求すると、ミスがま
た各メモリアクセスで発生し、これはコンピュータシス
テムの速度を非常に減じる。２個の翻訳テーブル、すな
わち２ウエイ翻訳メモリを提供することによって、ボリ
ュームサイズの整数倍だけ間隔があけられているメモリ
位置を含む２つのページの各々にそれ自身の翻訳テーブ
ルエントリが設けられ得る。

しかしながら、その対の両方のエントリはメモリ管理シ
ステムに対して分けることができないユニットとみなさ
れなくてはならず、なぜなら同じ翻訳メモリアドレスが
両方のエントリにアクセスしかつその両方が同時に比較
されて２つのテーブルのうちのどちらのエントリが適当
なタグ値を有するかそしてまた適当なフレームポインタ
を含むかを決定するからである。こうして、以前に説明
されたように、「エントリ」という言葉はその意味にお
いてＮウェイ翻訳メモリにおいて２個以上の対応するエ
ントリを含むことが意図されている。

以前に述べられたように、選択された翻訳テーブルエン
トリのいずれかが適切なタグを含むならヒツトが発生す
る。たとえば、もし翻訳メモリアドレスＯで翻訳テーブ
ルＡに置かれたエントリがそのタグ１３８Ａ（Ｔ１７な
いしＴ２９）として適当な値を含むなら、第２図のブロ
ック５ｏで表わされるフレームポインタ／オフセットフ
ィールドマルチプレクサは、翻訳された（物理）アドレ
スの最上位ビットとして選択された翻訳メモリエントリ
のフレームポインタ１３８Ａを使用しかつフレームポイ
ンタビット（ＦＯないしＦ１６）と論理アドレス１０２
のオフセットフィールドビット（ＡＯないしＡ１０）を
連結してライン５２で表わされるバス上で主要メモリに
提示される２８ビットの翻訳された（物理）アドレスを
得る。

以前に述べられたこの発明の現在好ましい実施例のアー
キテクチャを利用することによって、ＣＰＵによって提
示される論理アドレスを主要メモリにおける特定の位置
を識別する物理アドレスに非常に迅速に翻訳することが
できるメモリ管理システムを提供することが可能である
。以前に説明された種々の構造の適切な制御をし、かつ
それらの構造内に適切な値を設置することを実行するの
が必要であるコンピュータシステム管理ソフトウェアは
種々の形式をとってもよいことが認められるであろう。

たとえば、ＵＮＩＸ”バージョン４．２ＢＳＤで知られ
る人気のあるオペレーティングシステムは以前に与えら
れた説明に従ってこの発明とともに利用するように簡単
に適合されるであろう。ＵＮＩＸ（ｊｆ）オペレーティ
ングシステムに関する情報は、ハワード　Ｗ、サム（Ｈ
ｏｗａｒｄ　　Ｗ、Ｓａｍｓ）（１９８３）によって出
されたウェイト（Ｗａｉｔｅ）、ｖ−チン（Ｍａｒｔｉ
ｎ）およびブラタ（Ｐ　ｒ　ａ　ｔ　ａ）のｒＵＮＩＸ
入門書プラス（Ｔｈｅ　　ＵＮＩＸ　　Ｐｒｉｍｅｒ　
　Ｐｌｕｓ）」や、グロブ（Ｇｒｏｆｆ）およびユーリ
ンバーグ（Ｕｒｉｎｂｅｒｇ）のキュー・コーポレーシ
ョン（Ｑｕｅ　　Ｃｏｒｐｏｒａｔｉｏｎ）（１９８３
）によって出されたｒＵＮＩＸの理解（Ｕｎｄｅｒｓｔ
ａｎｄｉｎｇ　　ＵＮＩＸ）Ｊといった出版物に見られ
るであろう。ＵＮＩＸ［Ｆ］バージョン４，２ＢＳＤソ
ースコードは米国電信電話会社からのライセンスのもと
にバークレーのカリフォルニア大学から入手可能である
。「ＵＮＩＸ入門書プラス」およびｒＵＮＩＸの理解」
の両方の出版物およびＵＮＩＸ＠バージョン４．２８Ｓ
Ｄソースコードはここで引用により援用される。

以前に述べられたように、この発明の前には翻訳メモリ
を効果的に利用することができるメモリ管理システムは
入手可能でなかったが、この理由はそこで論理アドレス
を物理アドレスにマツピングするために各プロセスに固
定数の翻訳メモリエントリが割当てられていたからであ
る。こうして、この発明に従えば、現在好ましい実施例
は各プロセスに最適数の翻訳メモリエントリを含むグル
ープが与えられるために翻訳メモリをグループにダイナ
ミックに形作るシステムおよび方法を提供する。どのよ
うに翻訳メモリが形成されるかの具体例が以下に示され
る。

以前に述べられたように、マスクレジスタおよびベース
レジスタは現在好ましい実施例において提供されている
。マスクレジスタは第２図のブロック１２６で表わされ
る（ビットＭＯないしＭ７を含む）。ベースレジスタは
第２図のブロック１２２によって表わされる（ビットＢ
ＯないしＢ７を含む）。また、第２図のブロック１３０
によって表わされる翻訳メモリアドレスマルチプレクサ
が提供される。これらの構造によってシステム管理ソフ
トウェアはいずれのハードウェアも変化させずまた実行
されているプロセスの動作を通常でないように割込ませ
ることなく翻訳メモリを再形成する重要な機能を実行す
ることができる。

思い出されるであろうように、この発明の目的は主要メ
モリにおけるデータの１ページを各々のエントリが表わ
している、翻訳テーブルエントリをコンピュータシステ
ムによって実行されている特定のプロセスの必要に応じ
て可変サイズのグループに仕切ることである。現在好ま
しい実施例がどのようにグループのサイズを変えるこの
機能を実行するかを説明するために、第２図、第３Ａ図
ないし第３Ｃ図および第４Ａ図および第４Ｂ図を参照す
る。

第４Ａ図は翻訳メモリ１３６の一部の１つの可能な形態
の具体例である。現在好ましい実施例において、両方の
翻訳テーブルの形は同一でなくてはならない。前に示さ
れたように、ここで述べられる現在好ましい実施例で可
能な最も小さなグループは６４個の翻訳メモリエントリ
のグループである。しかしながら、グループの最小サイ
ズにそのような限界を有さない実施例も案出され得る。

第４Ａ図では、増分マーク（一般に１３４で示され、第
２図の翻訳メモリアドレス１３４に対応する）は６４個
の翻訳テーブルエントリ、すなわち最も小さい可能性の
グループを示す。翻訳メモリ１３６は各々６４個のエン
トリの２５６個のグループまで含んでもよい。

以前に説明されたように、この発明は多数プロセシング
内に含まれるコンピュータシステムにおいて利用するた
めに特定に適合される。翻訳メモリ１３６のダイナミッ
クな形態を最良に説明するために、第４Ａ図の翻訳メモ
リ１３６が形成されて翻訳メモリ１３６において各々グ
ループが割当てられた番号０ないし９と打たれたプロセ
スを示す。

第４Ａ図に示される翻訳メモリ１３６の形に従えば、非
常に小さなプロセス（番号０．４．５．８）には最も小
さな可能性のグループ、すなわち６４個の翻訳テーブル
エントリが割当てられる。

小さなサイズのプロセス（番号３および６）は各々１２
８個のエントリのグループが割当てられる。

中間サイズのプロセス（番号１および７）は各々２５６
個の翻訳テーブルを含むグループが割当てられる。大き
なサイズのプロセス（番号２および９）は各々５１２個
の翻訳テーブルエントリのグループが割当てられる。

第４Ｂ図は非常に大きなサイズのプロセス（番号１０）
のための１６，３８４個の翻訳テーブルエントリの１つ
のグループである最も大きな可能性のグループサイズを
提供するために形成された翻訳メモリ１３６を示す。そ
のような非常に大きなプロセスには一般に通常の応用で
は遭遇しないであろう。しかしながら、もし非常に多数
のメモリ位置への迅速なアクセスを要求するプロセスに
よって必要とされるなら、現在好ましい実施例の汎用性
によって第４Ｂ図に示される形態が許容される。

重要なことに、この発明によってシステム管理ソフトウ
ェアはメモリがそのプロセスを変えることを要求すると
特定のプロセスのためにグループのサイズを変えること
が可能である。すべての以前に入手可能であったメモリ
管理システムにおいて、第４Ａ図に示される形態は許容
されなかったであろうことを認めることが重要である。

すなわち、以前に入手可能であったシステムでは、多く
の翻訳テーブルエントリかまたは少数の翻訳テーブルエ
ントリを効果的な動作のために必要としてもすべてのプ
ロセスが同じサイズのグループ、すなわち同じ数の翻訳
テーブルエントリが割当てられたであろう。実際の動作
において、コンピュータシステム管理ソフトウェアの注
意がそのグループに対応する特定のプロセスに向けられ
る時、翻訳テーブルの適切なグループが利用されるであ
ろう。以前に述べられたように、６４個のエントリの２
５６個°までのグループが現在好ましい実施例で可能で
ある。

第２図および第３Ａ図および第３Ｃ図のブロック１２２
で表わされるベースレジスタの機能は、コンピュータシ
ステム管理ソフトウェアが特定のプロセスのためのグル
ープが始まる翻訳メモリアドレス１３４をメモリ管理シ
ステム１８に送ることを可能にすることである。第２図
および第３Ａ図ないし第３Ｃ図のブロック１２６によっ
て示されるマスクレジスタの機能は、システム管理ソフ
トウェアが特定のプロセスのためのグループに含まれる
べきエントリの数をメモリ管理システム１８に送ること
を可能にすることである。第３八図ないし第３Ｃ図はど
のようにシステム管理ソフトウェアがこの発明に従って
マスクレジスタ１２６とベースレジスタ１２２を利用す
るかを説明するために用いられるであろう。

たとえば、翻訳メモリアドレス０でグループが開始する
なら、第２図のベースレジスタ１２２にはすべてゼロが
ロードされる。同様に、もし６４のエンドリグルーブが
翻訳テーブルエントリの６４で始まったなら、ベースレ
ジスタ１２２においてＢＯビットがセットされるであろ
う。そのシーケンスはベースレジスタ１２２のすべての
ビット（ＢＯないしＢ７）がセットされて、各々のグル
ープが６４個の翻訳テーブルエントリを有する、翻訳メ
モリの２５５番目のグループでその選択されたグループ
が始まることを示すまで継続し得る。

以前に述べられたように、コンピュータシステム管理ソ
フトウェアは所望される特定のグループのための開始翻
訳メモリアドレスの位置をストアしかつ再び読出し、そ
してこれを第２図に示されるベースレジスタ１２２にお
いて搬送する。

第３Ａ図、第３Ｂ図、第３Ｃ図は各々ベースレジスタ１
２２とマスクレジスタ１２６のため可能なビットパター
ンを示し、その図面の各々は第４Ａ図および第４Ｂ図に
示されるプロセス（番号工ないし１０）の１つに対応す
る。第３Ａ図に示されているように、マスクレジスタに
おけるいずれのビットも断定されないとき、すなわちＭ
ＯないしＭ７はすべてセットされている（否定論理）と
き、ページフィールド１０６Ａは論理アドレスビットＡ
ｌｌないしＡ１６のみからなると規定される。こうして
、６４個の翻訳テーブルエントリのグループのみ（６ビ
ットで識別可能な最大数）が可能にされる。さらに、第
３Ａ図のベースレジスタ１２２には１６．。（１０００
０□）がロードされているのが示される。マスクレジス
タ１２６においてすべてのビットがセットされかつベー
スレジスタ１２２の第５のビットがセットされると（す
なわち、Ｂ４がセットされる）、翻訳テーブルアドレス
マルチプレクサ１３０（第２図に示される）が６４個の
エントリの１６番目の整数倍、すなわちエントリの１６
番目のグループである翻訳メモリにおけるアドレスを選
択する。

第３Ａ図に示されるマスクおよびベースレジスタビット
配置では、第４図のプロセス番号Ｏが割当てられた翻訳
エントリが選択される。さらに、もし論理アドレス１０
２のページフィールド１０６（ＡｌｌないしＡ１６）の
すべてのビットがクリアされるなら、プロセス番号０に
割当てられた６４の第１の翻訳メモリエントリが選択さ
れるであろう。

しかしながら、たとえば、第４Ａ図に示されるようにプ
ロセス番号０からプロセス番号１（中間サイズのプロセ
ス）に切換えるために文脈を切換えることを所望すると
き、ＣＰＵは異なるビットパターンを第３Ｂ図に示され
るようにベースレジスタ１２２およびマスクレジスタ１
２６にロードする必要がある。重要なことには、翻訳メ
モリの仕切りは種々のプロセスが活性状態にされるかま
たは非活性状態にされるに従って変化してもよいことを
認めるべきである。

たとえば、第４Ａ図に示されるすべてのプロセスでは、
プロセス番号１が以前に活性状態のプロセスであったか
もしれない（かつプロセス番号１のための翻訳メモリが
以前に割当てられていたかもしれない）。また、プロセ
ス番号１は初めて、ちょうど活性化されたばかりかもし
れず（こうしてプロセス番号１のための翻訳メモリの位
置はちょうど割当てられたところかもしれない）。さら
に、システム管理ソフトウェアは特定のいずれかのプロ
セスに割当てられた翻訳メモリ割当の解除をすることが
できる。「オンザフライ」、すなわちダイナミックに翻
訳メモリにおける空間の割当がこの発明の主要な利点で
ある。

今述べられたように、第４Ａ図に示されるプロセス番号
１が選択されるべきなら、ＣＰＵは第３図に示されるビ
ットパターンをベースレジスタ１２２とマスクレジスタ
１２６とにロードする。第３Ｂ図では、１１１１１１０
０□がマスクレジスタ１２６にロードされて、ボリュー
ムサイズが２５６個の翻訳エントリであるべきことを示
す。

２５６個の翻訳テーブルエントリのグループはここでプ
ロセス番号１に割当てられているので、第３Ｂ図で示さ
れるページフィールド１０６ＢはビットＡｌｌないしＡ
１８（８ビットはプロセス番号１に割当てられたグルー
プにおける２５６個のエントリを特定するために必要で
ある）を含むように再び規定されることが認められるで
あろう。

逆に、ボリュームフィールド１１０Ｂは論理アドレスビ
ットＡ１９ないしＡ２９のみを含むように再び規定され
る。

第３Ｂ図に示されるように、２０．。（１ｏ１００□）
がベースレジスタ１２２にロードされる。

ベースレジスタ１２２においてビットＢ２およびＢ４を
セットすることによって、翻訳メモリアドレスマルチプ
レクサ（第２図の１３０）がプロセス番号１のためのグ
ループの開始アドレスとして翻訳メモリアドレス１２８
０．。を選択することを引き起こす。このアドレスは２
０．ｏをベースレジスタ１２２にロードすることによっ
て示される６４の２０番目の倍数である。さらに、６ビ
ットのみしか２５６個のエントリの６４個のグループを
識別するために必要としないので、ベースレジスタ１２
２の２つの最上位ビットは「気にしない」　（ＢＯおよ
びＢ１の両方でＸで示される）とみなされてもよい。

こうして、翻訳メモリ内のベースインデックス位置、す
なわちそのグループのための開始翻訳メモリアドレスを
ベースレジスタが示すとみなされ得ることが認められる
であろう。論理アドレスのページフィールドは次にグル
ープ内の位置、すなわちグループの最初の翻訳メモリア
ドレスの「上」の距離を特定するために利用される。第
３Ａ図を利用して説明される具体例と同様、もし第３Ｂ
図の論理アドレス１０２のビットＡｌｌないしＡ１８が
すべてクリアされるなら、プロセス番号１に割当てられ
たグループにおいて発見される第１の翻訳テーブルアド
レスが選択されるであろう。

翻訳メモリ位置を割当てるために現在好ましい実施例の
上述のシステムは全体の翻訳メモリが１つのプロセスに
割当てられることを可能にし得る。

そのような状況は第３Ｃ図に示されるビットパターンお
よび非常に大きなプロセスのプロセス番号１０のために
第４Ｂ図で示された翻訳メモリ割当によって表わされる
。

第３Ｃ図に示されるように、マスクレジスタ１２６のす
べてのビットがクリアされると、所望の翻訳メモリエン
トリのアドレスを形成するために用いられるすべてのビ
ットは論理アドレスから得られる。こうして、ページフ
ィールド（第３Ｃ図の１０６Ｃ）は論理アドレスビット
ＡｌｌないしＡ２４　（１４ビット）を含むように規定
され、それらのビットは１６，３８４から１つの翻訳メ
モリアドレスを特定するのに十分であるさらに、翻訳メ
モリが仕切られていない、すなわち全体の翻訳テーブル
がたった１つのグループにしか割当てられていないので
、ベースレジスタ１２２におけるすべてのビット（ＢＯ
ないしＢ７）は「気にしない」で示される。第４Ｂ図や
例示される翻訳メモリ形態は第３Ｃ図で示されるビット
パターンから得られる。

要約すると、現在好ましい実施例の翻訳メモリが仕切ら
れる最も小さいグループは６４個の翻訳エントリであり
、全部で１６，３８４個の翻訳メモリエントリを含むひ
とつのグループまで、そのサイズは２進の整数のべきだ
け増加する。以下ρ第■表は現在好ましい実施例に従っ
た翻訳テーブルエントリの可能な形態の概略である。

当業者はＵＮＩＸ（９オペレーテイングシステムのよう
なコンピュータシステム管理ソフトウェアがここで述べ
られた実施例とともに利用するために簡単に適合され得
ることを認めるであろう。第１Ｂ図のフローチャートお
よび付録ＡおよびＢに含まれるソースコードはどのタス
クがオペレーティングシステムによって実行されなくて
はならないかを示す。

現在好ましい実施例の動作をより明らかに記述するため
に、現在好ましい実施例の方法は第５図のフローチャー
トと関連して説明される。

第５図に例示されるフローチャート２００は２０２で示
されかつ「開始」と記されているところで始まる。現在
好ましい実施例において、その開始点ではＣＰＵ　（第
１図の１０）は動作を完了してかつ現在活性状態のプロ
セスにおいて次のステップを継続するためにデータがそ
こに提示されるように要求するであろう。次に、２０４
で示されるように、ＣＰＵは論理アドレスをこの発明の
メモリ管理システム１８に提示する。

２０６で示されるように、論理アドレスのオフセットフ
ィールドが次に規定される。現在好ましい実施例では、
論理アドレスオフセットフィールドはサイズが固定され
ておりかつビットＡＯないしＡｌ０（１１ビット）から
なる。しかしながら、異なるサイズのオフセットフィー
ルドを利用するか、または論理アドレス内で異なるビッ
トを利用するか、またはオフセットフィールドをなくし
てしまうかして、この発明の範囲内で実施例を案出する
ことが可能である。

２０８で示されるように次のステップは論理アドレスペ
ージフィールドの規定である。以前の説明から認められ
るように、ページフィールドの目的はグループ内の翻訳
メモリアドレスを特定することである。現在好ましい実
施例において、ページフィールドは最小で論理アドレス
ビットＡｌｌないしＡ１６を含み、かつ最大で論理アド
レスビットＡｌｌないしＡ２４を含むであろう。

第５図の２１０で示されるように次のステップにおいて
は、論理アドレスのボリュームフィールドが規定される
。現在好ましい実施例においてページフィールドが拡大
されてより大きな数のビットを含むことで、所与のグル
ープ内でより大きな数のエントリを特定することができ
ると、ボリュームフィールドは対応する数のビットを減
じるであろうことが認められるであろう。しかしながら
、当業者は各グループに割当てられる数のページを変化
させるための他の機構もこの発明を実施するために利用
され得ることを認めるであろう。こうして、この発明に
とってページフィールドとボリュームフィールドに以上
述べられた特定の関係が°存在するということは絶対に
必要というわけではない。

論理アドレスのオフセット、ページおよびボリュームフ
ィールドが規定されると、ベースインデックス位置が以
前に説明されたシステム管理ソフトウェアによって提供
される。このステップは第５図で２１４で示される。以
上の説明から明らかであるように、「粗いインデックス
位置」としてもまた呼ばれるベースインデックス翻訳エ
ントリはベースレジスタに置かれたビットパターンによ
って特定される翻訳メモリアドレスに置かれる。

ベースインデックス位置は翻訳メモリエントリのいずれ
か特定のグループ内の第１のエントリのアドレスを示す
。

ベースインデックス位置が決定された後、ベースインデ
ックス翻訳エントリが第５図の２１４で示されるように
選択される。次に、ベースインデックス位置の「上」の
多数のエントリである、特定の翻訳テーブルエントリが
選択される。第５図の２１６で示されるこのステップは
、たとえば、６４１０番目のベースインデックスエント
リが選択された後にそしてページフィールドがたとえば
１０、ｏの値を有すると、翻訳メモリアドレス７４１゜
の「選択」を引き起こす。

−Ｈ翻訳メモリアドレスが特定されると、翻訳メモリア
ドレスによって特定される翻訳テーブルエントリすべて
のうち、第２図に示されるタグフィールドが論理アドレ
スのボリュームフィールドと同時に比較される。このス
テップは第５図の２１８で示される。

次に２２０で決定が行なわれる。もし選択された翻訳メ
モリエントリのいずれかのタグが論理アドレスのボリュ
ームフィールドと一致するなら、ヒツトが発生する（二
者択一のｒＹＥｓＪ　２２２で示される）。もしヒツト
が発生したなら、現在好ましい実施例は一致している翻
訳テーブルエントリからのフレームポインタと論理アド
レスからのオフセットフィールドとを連結し、翻訳され
た（物理）アドレスを形成する。今述べられた連結ステ
ップは第５図の２２６で表わされる。

フレームポインタとページフィールドが連結されて翻訳
された（物理）アドレスを形成した後、その同じ翻訳さ
れた（物理）アドレスは２３０で示されるように主要メ
モリに提示される。メモリ管理システムの即座のタスク
は次に２３２で示されかつ「終了」と記されるように終
了される。

もし２２０でヒツトが発生しないなら（二者択一のｒＮ
ＯＪ　２２４で示される）、現在好ましい実施例のメモ
リ管理システムはＣＰＵにページフォルトがブロック２
２８で示されるように発生したと示す。次にメモリ管理
システムの即座のタスクが終えられて、コンピュータシ
ステム管理ソフトウェアと関連して適切なページが主要
メモリに移動するのを見るようにＣＰＵは適当な動作を
行ない、かつＣＰＵは次に同様の論理アドレスをメモリ
管理システムに提示しヒツトが発生する。

第６図ないし第９図およびこれらの図面の簡な説明にお
いて、ディジタル回路の概略図で当該技術分野において
一般に用いられる参照番号表示はこれらの図面を最も理
解しやすくするために残されている。さらに、集積回路
デバイスのピンアウトや、デバイス人力／出力機能や、
デバイス型表示およびバスや信号導体経路および接続の
従来の表示がまた最大に明らかになるために残されてい
る。

デバイス型の表示に関して、ここで用いられる構成要素
のデバイス表示としばしば関連したプレフィクス「７４
」は省略されている。しかしながら、当業者は図面に示
されているデバイス表示を簡単に認識するであろう。さ
らに、名称の後のスラッシュ記号（ｒ／Ｊ　’）は信号
が「ローに断定される、」ことを示す。「／」信号は「
ローに断定される」信号を示すのに従来用いられてきた
「バー記号」と等しいとみなされてもよい。

第６図ないし第９図に与えられる現在好ましい実施例の
回路の概略図によって、現在好ましい実施例の回路の制
作またコンピュータシステムへのその組込みが当業者に
よって簡単に達成されるであろうことが認められるであ
ろう。

第６図はこの発明の現在好ましい実施例のベースレジス
タと、マスクレジスタと、翻訳アドレスマルチプレクサ
の現在好ましい実施例の回路実現化例の詳細な概略図を
含む。

Ｕ４８で示されるデバイスは第２図で示されるマスクレ
ジスタ１２６として機能する。第６図の現在好ましい実
施例のデバイス０４８は当該技術分野において一般にＡ
Ｓ５７４で知られる型であり、かつ３状態出力を有する
８進Ｄタイプエツジトリガフリツプフロツプとして記述
される。

第６図の０４９で示されるデバイスは第２図に示される
ベースレジスタ１２２として機能する。

デバイスＵ４９はまた３状態出力を有する８進Ｄタイプ
エツジトリガフリツプフロツプとして一般に述べられる
ＡＳ５７４デバイスである。各々８ビットレジスタであ
るデバイスＵ４８およびＵ４９は第６図に示されるよう
に、データバスラインＤ１６ないしＤ２３に接続され、
その結果ＣＰＵによってロードされてもよい。

第６図のＵ５８およびＵ５９で示されるデバイスは当該
技術分野において一般にＦ２４４として示される型であ
り、かつ３状態出力を有する８進バツフア／ライントラ
イバとして説明される。Ｕ５８およびＵ５９はＣＰＵに
よって用いられ、データバス（ＤＡＴＡＢＵＳ）上のマ
スクおよびべ−スレジスタ内に含まれる値を得る。

第６図に０７５で示されるデバイスは当該技術分野にお
いてＡＳ２４０で一般に示される型であり、かつ反転３
状態出力を有する８進バツフア／ライントライバとして
記述される。デバイスＵ７５の機能は論理アドレスのペ
ージフィールドのためのドライバとして働くことである
。

第６図のＵ４１およびＵ４ｇで示されたデバイスはまた
当該技術分野においてＡＳ２４０　（反転３状態出力を
有する８進バツフア／ライントライバ）として一般に示
される型であり、かつコンピュータシステム管理ソフト
ウェアによって利用され、翻訳テーブルエントリ上で読
出および書込動作を行なう。

第６図のＵ４０およびＵ３４で示されるデバイスは第２
図において翻訳アドレステーブルマルチプレクサとして
機能する。デバイス０３４およびＵ４０は当該技術分野
においてＰＡＬ１６Ｌ８−１０と一般に表わされる型の
プログラム可能アレイ論理（ＰＡＬ）デバイスである。

プログラム可能アレイ論理デバイスＵ４０およびＵ３４
はベースレジスタＵ４９または論理アドレスＡ１７ない
しＡ２４のどのビットが翻訳メモリアドレスとしてゲー
ト動作されるべきかを決定する機能を果たす。

ＰＡＬＳ　　Ｕ３４およびＵ４０はそれぞれＢＩＴＭＵ
ＸＯＰＡＬおよびＢＩＴＭＵＸＩ　　ＰＡＬと呼ばれる
。ビットマルチプレクサ（ＢＩＴＭＵＸ）はこれらのＰ
ＡＬの機能を示す。ＰＡＬＵ４０　（ＢＩＴＭＵＸＩ）
は翻訳テーブルアドレスバス（ＴＴＡＤＲＳＢＵＳ）の
８個の選択可能ビットの最上位４ビットのための多重化
機能を提供する。各アドレスビットは選択され得てバッ
ファされていないアドレスバス（ＵＢＡＤＲ８ＢＵＳ）
のビットからかまたはベースレジスタ内のビットから来
る。以前に説明されたように、その選択はマスクレジス
タＵ４８のビットパターンによって決定される。

ＰＡＬ　　Ｕ３４　（Ｂ　ＩＴＭＵＸＯ）は翻訳テーブ
ルアドレスバス（ＴＴＡＤＲＳＢＵＳ）の８個の選択可
能ビットの最上位の４ビットのための多重化機能を果た
す。各アドレスビットはバッファされていないアドレス
バス（ＵＢＡＤＲ３ＢＵＳ）のビットからかまたはベー
スレジスタのビットから選択され得る。ＰＡＬ　　Ｕ４
０のように、選択はマスクレジスタ０４８のビットによ
って決定される。

各ＰＡＬデバイスＵ４０およびＵ３４は入力の各特定の
組合わせによって予め定められた出力組合わせが生じる
ような当該技術分野において周知の技術を用いてプログ
ラムされてもよい。ＰＡＬ、デバイスのプログラミング
はカリフォルニア州すンタクララにあるモロリシックメ
モリーズインコーホレーテッド（Ｍｏｌｏｌｉｔｈｉｃ
　　Ｍｅｎｏｒｉｅｓ、Ｉｎｃｏｒｐｏｒａｔｅｄ）か
ら入手可能なＰＡＬＡＳＭのようなプログラミング言語
を利用すると大いに助けになるかもしれない。

現在好ましい実施例におけるＰＡＬ　　Ｕ４０をプログ
ラムするためのＰＡＬＡＳＭコーＦは第ｍ表に示され、
一方でＰＡＬ　　Ｕ３４をプログラムするためのコード
は第■表で示される。ＰＡＬＡＳＭ言語に精通している
者は以下に述べられるコードにおいて、そのビンアウト
にはシーケンシャルにレベルが割当てられかつ出力には
各々等式が設けられ、もし成立つなら出力は断定される
。・第■表Ａ３　Ａ２　ＡＩ　Ａｎ　Ｂ３８２　ＢＩ　ＢＯＮＣＧ
ＮＤ／ＥＮ　／ＱＯ／ＡＩ　ＮＯＭＩ　Ｍ２　Ｍ３　／
Ｑ２　／Ｑ３　ＶＣＣＩＰ　（ＥＮ）　Ｑ３−　／Ｍ３
　＊　Ａ３＋旧＊Ｂ３ＩＰ　（ＥＮ）　Ｑ２−　／Ｍ２
　＊　Ａ３＋罰零Ｂ２ＩＰ　（ＩＩ：Ｎ）　Ｑｌ　−／
Ｍｌ　ｔ＾１＋肘零ＢＩＩＰ　（ＥＮ）　ＱＯ−／ＮＯ
＊　ＡＯ＋　ＮＯ本ＢＯ！■遣Ａ３　Ａ２　ＡＩ　ＡＯＢ３８２　ＢＩ　ＢＯＮＣＧＮ
Ｄ／ＥＮ　／ＱＯ／ＱＩ　ＭＯＭＩ　Ｍ２　Ｍ３　／Ａ
２　／Ｑ３　ＶＣＣＩｔ’　（ＥＮ）　Ｑ３−　／Ｍａ
本ＡＳ　＋　Ｍ３本Ｂ３ＩＦ　（ＥＮ）　Ｑ２−　／Ｍ
２　＊　Ａ３＋舵零Ｂ２ＩＰ　（ＥＮ）　Ｑｌ　−／Ｍ
ｌ　＊　Ａｔ十肘本ＢＩＩＰ　（ＥＮ）　ＱＯ−／ＭＯ
ｔ　ＡＯ＋罰零ＢＯ現在好ましい実施例内で用いられる
ＰＡＬデノくイスの各々は同じ一般的な型でありかつＰ
ＡＬデバイスの各々のプログラミングはここではＰＡＬ
ＡＳＭ言語のためのコードを用いて与えられる。

当該技術分野においては慣習であるように、第６図ない
し第９図で示される各信号またはノ（スの機能は各図面
のための用語集における以下で与えられる。読者に便宜
を図って１個以上の図面１こ現われる信号および／また
はバスはたとえ同じ機能がその信号および／またはバス
によってなされるとしても各図面の用語集に繰返される
であろう。

また、当該技術分野においては慣習であるように、「ロ
ーに断定される」信号は以下の用語集や表および第６図
ないし第９図においてはスラッシュ記号（ｒ／Ｊ　）と
関連している。

ＵＩｌＡＤＲ８ＢＵＳ　　　バッファされていないアド
レスバス。

ＣＰＵからメモリセル管理システムに論理アドレスを送る。サイズは３２ビットでＡＯないしＡ３１と示されている。

ＤＡＴＡＢＬＩＳ　　　　　　データバス。

データをＣＰＵにおよびＣＰＵから送る。サイズは３２ビットでＤＯないしＤ３１と示される。

ＭＢ／　　　　　　　マスクベース選択信号（ローに断
定される）。

ＣＰＵからのアドレスビットの組合わせからデコード回路（第６図に示されていない）によって発生される。この信号はＣＰＵがマスクおよびペースレジスタを読出すかまたは書込むとき断定される。

ＵＵＷＥ／　　　　　　上部の上部書込可能化信号（ロ
ーに断定される）。

ＣＰＵがデータバスの最上位８ビットバイト（Ｄ２４ないしＤ３１）を書込むときデコード回路（第６図に示されていない）によって発生される。

１ＪｒＩｔｅ　　　　　　書込信号。

書込動作が行なわれるとＣＰＵによって発声される。

ＵＭＷＥ／　　　　　　上部の中間書込可能化信号（ロ
ーに断定される）。

ＣＰＵがデータバスの第２の最上位８ビットバイト（Ｄ１６ないしＤ２３）を書込むときデコード回路（第６図に示されていない）によって発生される。

ＴＴＡＤＲ８ＢｔｌＳ　　　　翻訳テーブルアドレスバ
ス。

アドレス情報を翻訳メモリに提供する。サイズは１４ビットである（ＡＯないしＡ１３で示される）。

現在好ましい実施例はベースレジスタと、マスクレジス
タと、翻訳メモリアドレスマルチプレクサの実現のため
のただ１つの可能性のある配列を示していることを認め
るべきである。同じまたは異なるデバイスを用いても多
くの異なるアキーテチャが当業者によって設計されるこ
とができ、ベースレジスタ、マスクレジスタおよび翻訳
メモリアドレスマルチプレクサの要求される機能を果た
す。

４、第７Ａ図および第７Ｂ図の現在好ましい実施例の翻
訳テーブルの回路実現化例の説明第７Ａ図および第７Ｂ
図は第２図に表わされる翻訳テーブルＡ　　１３６Ａお
よび翻訳テーブル８１３６Ｂの現在好ましい実施例回路
実現化例の詳細な概略図を含む。第７Ａ図および第７Ｂ
図の翻訳テーブル回路は各々はぼ同一である。その違い
は以下に述べられる。

現在好ましい実施例の各翻訳テーブル回路には当該技術
分野においてＨＭ６７８８−３０で一般に示されかつ速
いアクセスの１６ＫＸ４ビットＳＲＡＭとして記述され
る８個のスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）デバイスが提供されている。

８個のこれらのＳＲＡＭデバイスを提供することによっ
て、各翻訳テーブルの合計のメモリは５２４．２８８ビ
ット（５１２Ｋ）であり、１６゜３８４個の３２ビット
エントリが各翻訳テーブルにストアされることを可能に
する。各デバイスは読出または書込サイクルごとに、合
計３２ビットの１度に４ビットのデータを読出すか書込
むことに気付くであろう。

第７Ａ図に示されるＵ４２、Ｕ３Ｏ、Ｕ５４、Ｕ３Ｏ、
Ｕ６６、Ｕ３Ｏ、Ｕ７６、Ｕ７８で示されるＳＲＡＭデ
バイスは翻訳テーブルＡを含む。

第７Ｂ図に示されるＵ４３、Ｕ５１、Ｕ５５、Ｕ６１、
Ｕ６７、Ｕ７１、Ｕ７７、Ｕ７９で示されるＳＲＡＭデ
バイスは翻訳テーブルＢを含む。

各翻訳テーブル回路はＰＡＬデバイスと関連している。

第７Ａ図では、ＰＡＬデバイスはＵＩＯ８で示されかつ
第７Ｂ図ではＰＡＬデバイスはＵｌｏｏで示される。こ
れらのデバイスの両方は一般に当該技術分野においてＰ
ＡＬ１６Ｌ８−１０で表わされる。

ＰＡＬデバイス０１０８　（ＴＴＡＣＴＲＬ）は翻訳テ
ーブルＡのためのデータ可能化信号と書込可能化信号を
発生する。これらの信号はテーブルエントリがコンピュ
ータシステム管理ソフトウェアによってアクセスされて
いるとき発生し、メモリ管理システムがプロセスのため
にアドレス翻訳を行なっているときには発生しない。Ｐ
ＡＬデバイスＵ１００　（ＴＴＢＣＴＲＬ）は同様に翻
訳テーブルＢのためにデータ可能化信号と書込可能化信
号とを発生する。これらの信号はテーブルエントリがシ
ステム管理ソフトウェアによってアクセスされていると
き発生する。

Ｕ２Ｏ５で示されるＰＡＬデバイスをプログラムするた
めに用いられるコードは以下の第７表に示される。Ｕｌ
ｏｏで示されるＰＡＬデバイスをプログラムするために
用いられるコードは第４表に示される。

（以壬合白）スタティックランダムアクセスメモリデバイスからの４
個の入力／出力（１１０）累積的にＤＯないしＤ３１で
示される）は場合次第で翻訳テーブルＡのデータバス（
ＴＴＡＤＡＢＵＳ）または翻訳テーブルＢのデータバス
（ＴＴＢＤＡＴＡＢＵＳ）に直接与えられる。ＤＯない
しＤ３１で表わされる３２ビットはまた４個のデバイス
に与えられ、各々は一般に当該技術分野においてＦ２４
５で示されかつ８ビットの双方向ドライバとして説明さ
れる。翻訳テーブルＡと関連した双方向ドライバはＵ３
Ｏ、Ｕｌｏｌ、Ｕ２Ｏ５、Ｕ１２０で第７Ａ図に示され
かつデータバス（ＤＡＴＡＢＵＳ、）に接続される。翻
訳テーブルＢに関連した双方向のドライバは第７Ｂ図で
Ｕ９１、Ｕ２Ｏ５、ＵＩＩＯ１Ｕ１２１で示され、同様
に接続される。

ＴＴＡＤＲ８ＢＵＳ　　　　翻訳テーブルアドレスバス
。

アドレス情報をアドレス翻訳メモリに与える。サイズは１４ビット（ＡＯないしＡ１３で示される）。

ＣＰＵがデータバスの最上位の８バイト（Ｄ２４ないしＤ３１）を書込むときデコード回路（第７Ａ図および第７Ｂ図には示されていない）によって発生される。

ＵＭＶＥ／　　　　　　上部の中間書込可能化信号（ロ
ーに断定される）。

ＣＰＵがデータバスの第２の最上位８ビットバイト（Ｄ１６ないしＤ２３）を書込むときデコード回路（第７Ａ図および第７Ｂ図には示されていない）によって発生される。

ＬＭＷＥ／　　　　　　下部の中間書込可能化信号（ロ
ーに断定される）。

ＣＰＵがデータバスの第３の最上位８ビットバイト（Ｄ８ないしＤ１５）を書込むときデコード回路（第７Ａ図および第７Ｂ図には示されていない）によって発生される。

ＬＬＷＥ／　　　　　　下部の下部書込可能化信号（ロ
ーに断定される）。

ＣＰＵがデータバスの最下位８ビットバイト（ＤｏないしＤ７）を書込むときデコード回路（第７Ａ図および第７Ｂ図には示されていない）によって発生される。

ＴＲＮ５ＬＤ／　　　　　翻訳テーブルロード選択信号
（ローに断定される）。

ＣＰＵからのアドレスビットの組合わせからデコード回路（第７Ａ図および第７Ｂ図には示されていない）によって発生される。この信号はＣＰＵがシステムソフトウェアよるメンテナンスのために翻訳テーブルを読出すかまたは書込むとき断定する。

この信号はメモリ管理システムがプロセスのためのアドレス翻訳を行なっているときは発生しない。

ＷＲＩＴＥ　　　　　　書込信号。

書込動作が行なわれているときＣＰＵによって発生される。

ＡＤＨ８ＢＵＳ　　　　　　アドレスバス。

バッファされていないアドレスバス（第６図のＵＢＡＤＲ８ＢＵＳ）と同じ情報を搬送する。

ＤＡＴＡＢＵＳ　　　　　　データバス。

データをＣＰＵにまたＣＰＵから搬送する。大きさは３２ビツト（ＤＯないしＤ３１で示される）。

第７Ａ図には現われるが第７Ｂ図には現われないバス。

ＴＴＡＤＡＴＡＢＵＳ　　　　翻訳テーブルＡデータバ
ス。

データを翻訳テーブルＡからタグ比較器およびフレームポインタ／オフセットフィールドマルチプレクサに搬送する。サイズは３２ビット。

第７Ｂ図には現われないが第７Ａ図に現われるバス。

ＴＴＩ３ＤＡＴＡＢＬＩＳ　　　　翻訳テープ／ｌ／Ｂ
データバス。

翻訳テーブルＢからタグ比較器およびフレームポインタ／オフセットフィールドマルチプレクサにデータを搬送する。サイズは３２ビット。

翻訳メモリの現在好ましい実施例はこの発明とともに用
いるための翻訳メモリを提供するために利用され得るほ
んの１つの可能性のある配置であることが認められるべ
きである。この発明の翻訳メモリ部分を実行すための代
替の実施例もまた案出されてもよい。

第８図は第２図のブロック１４８Ａおよび１４８Ｂによ
って示されるタグ比較器の現在好ましい実施例の回路実
現化例の詳細な概略図を含む。第８図に例示されている
ように、各タグ比較器は当該技術分野においては一般に
ＦＣＴ５２１で表わされる２個のデバイスを含む。ＦＣ
Ｔ５２１デバイスは一般に８ビット一致比較器として説
明される。デバイスＵ３５およびＵ２９は翻訳テーブル
Ａと関連してタグ比較器を形成する。デバイスＵ３６お
よびＵ３０は翻訳テーブルＢと関連してタグ比較器を形
成する。

第８図に示されているように、翻訳テーブルＡデータバ
ス（ＴＴＡＤＡＴＡＢＵＳ）からのＵ１７ないしＵ２９
はデバイスＵ３５およびＵ２９に与えられる。同様に、
論理アドレスビットＡ１７ないしＡ２９はまたバッファ
されていないアドレスバス（ＵＢＡＤＲＳＢＵＳ）から
デバイスＵ３５およびＵ２９に提示される。この構造は
それによって、タグピットＴ１７ないしＴ２９（第２図
に示されておりらかつ第８図のＵ１７ないしＵ２９に対
応する）は論理アドレスビットＡ１７ないしＡ２９と比
較される手段を設けることが認められるであろう。１３
ビットのみが比較されるのでＵ３５の３つの入力は用い
られないことに気付くであろう。Ｕ３６およびＵ３０を
利用する同一の配置は、翻訳テーブルＢ　（ＴＴＢＤＡ
ＴＡＢＵＳ）から受取られるＵ１７ないしＵ２９を利用
することを除いて、先に説明されたのと同じ機能を実行
する。

比較器デバイス（Ｕ３５、Ｕ２９、Ｕ３６、Ｕ３０）か
らの信号の各々は第９図の０６５で示されるＰＡＬデバ
イスに提示される。Ｕ６５で示されるＰＡＬデバイスは
好ましくは当該技術分野においてＰＡＬ１６Ｌ８−１０
で知られる型である。

デバイスＵ６５は現在好ましい実施例においてＶＢＥＲ
ＲＰＡＬと言われる。ＰＡＬ　Ｕ６５は２つの信号の仮
想バス（ＶＢＥＲＲ）とヒツトＡ（ＨＩＴＡ）を発生す
る。これらの信号の各々は以下に説明されるであろう。

デバイスＵ３５およびデバイスＵ２９の両方の出力が断
定されるなら、ヒツトが翻訳テーブルＡで発生すること
が知られる。同様に、Ｕ３６およびＵ３０の出力が両方
とも断定されるなら、ヒツトが翻訳テーブルＢで発生す
ることが知られる。

保護違反が発生したときのようにヒツトが起こらないか
または他のパラメータが正しくないと、ＰＡＬ　　Ｕ６
５はＣＰＵに提示されてページフォルトが発生したこと
を示す仮想バスエラー（ＶＢＥＲＲ）を発生するように
プログラムされる。２個の信号のみがＰＡＬ　　Ｕ６５
か、ＨＩＴＡか、ＶＢＥＲＲから出力される。もしＨＩ
ＴＡもＶＢＥＲＲも断定されないなら、ヒツトは翻訳テ
ーブルＢで発生したに違いない。

第■表で提供されるコードは他のＰＡＬデバイスと関連
して先に説明されたのと同じ態様で現在好ましい実施例
においてＰＡＬ　　Ｕ６５をプログラムするために用い
られる。

（以下余白）有効および保護（ｖ　ｐ）ビット（Ｄ３０ないしＤ３１
）が直接ＰＡＬ　　Ｕ６５に提示されることに気付くで
あろう。こうして、Ｕ６５はもし選択された翻訳テーブ
ルエントリが無効であるかまたはそれが保護されている
なら、ＣＰＵに仮想バスエラー（ＶＢＥＲＲ）信号を発
生するようにプログラムされる。第８図に表わされる信
号および／またはバスは以下の用語集Ｃに挙げられてい
る。

ＴＴＢＤＡＴＡＢＵＳ　　　　翻訳テーブル日データバ
ス。

ＵＢＡＤＲ３ＢＵＳ　　　　バッファされていないアド
レスバス。

ＣＰＵからメモリ管理システムに論理アドレスを搬送する。サイズは３２ビット（ＡＯないしＡ３１で表わされる）。

ＴＴＡＤＡＴＡＢＵＳ　　　　翻訳テーブルＡデータノ
くス。

翻訳テーブルＡからタグ比較器およびフレームポインタ／オフセットフィールドマルチプレクサにデータを搬送する。サイズは３２ビット。

一０ＣＡＬＤＡＴＡＥＮ／　　　論理データ可能化信号
（ローに断定される）。

メモリ管理システムが可能化されてかつメモリ管理システムによるアドレス翻訳を要求するアクセスが行なわれることを示す。

ＵＢＦＣ２バッファされていない機能コード２信号。

スーパーバイザーモードでアクセスが行なわれる間ＣＰＵによって発生される。このモードはコンピュータシステム管理ソフトウエアよって用いるために確保される。

ＷＲＩＴＥ／　　　　　　書込信号（ローに断定される
）。

書込動作が行なわれるときＣＰＵによって発生される。

ＶＡＬＳＴＡＴＥ　　　　　有効状態信号。

有効なときのみＣＰＵにエラー状態を示すようにＶＢＥＲＲ信号を可能化するためにタイミング回路（第８図に示されていない）によって発生される。

ＯＶＲＩ　ＤＢ／　　　　　オーバーライド信□号（ロ
ーに断定される）。

この信号はコンピュータシステム管理ソフトウェアの制御のもとにありかつ保護違反が発生したときＶＢＥＲＲ信号が出されることを妨げる。システム管理ソフトウェア機能と同じ特権をプロセスに与えるために用いられ得る。

ＣＭＰＡＩ／　　　　　　比較テーブルＡ１信号（ロー
に断定される）。

翻訳テーブルＡにおいてタグの最上位５ビットが論理アドレスのそれらの対応するビットに等しいとき断定する。

ＣＭＰＡ２／　　　　　　比較テーブルＡ２信号（ロー
に断定される）。

翻訳テーブルＡにおけるタグの最下位８ビットが論理アドレスのそれらの対応するビットに等しいとき断定する。

ＣＭＰＢＩ　／　　　　　比較テーブルＢ１信号（ロー
に断定される）。

翻訳テーブルＢにおけるタグの最上位５ビットが論理アドレスのそれらの対応するビットに等しいとき断定する。

ＣＭＰＢ２／　　　　　　比較テーブルＢ２信号（ロー
に断定される）。

翻訳テーブルＢにおいてタグの最下位８ビットが論理アドレスのそれらの対応するビットに等しいとき断定する。

ＨＩＴＡ／　　　　　　ヒツトテーブルＡ信号（ローに
断定される）。

翻訳テーブルＡのタグとその論理アドレスの対応するビットとの間に一致が検出されたとき断定する。

ＶＢＥＲＲ／　　　　　　仮想バスエラー信号（ローに
断定される）。

いかなる一致も翻訳テーブルタグに発見されないかまたは翻訳違反が発生したときに断定する。

現在好ましい実施例はこの発明の比較器の実現のための
１つの可能性のある配置にすぎないことが認められるべ
きである。現在入手可能な多くの異なるデバイスおよび
将来において入手可能となるものが現在好ましい実施例
のこれらの部分の機能を発生するために用いることがで
きるということが予想される。

第９図はこの発明の現在好ましい実施例の第２図におい
てブロック１５０で示される、フレームポインタ／オフ
セットフィールドマルチプレクサの現在好ましい回路実
現化例の詳細な概略図を含む。

以上の説明から認められるであろうように、フレームマ
ルチプレクサの機能は、もしヒツトが発生したなら論理
アドレスおよび選択された翻訳テーブルのフレームポイ
ンタから得られる物理（翻訳された）アドレスを提供す
ることである。第９図において、当該技術分野において
一般にＡＳ３５２で示されかつデュアル４ラインないし
１ラインデータセレクタ／マルチプレクサとして説明さ
れる１０個のデバイスが提供されることがわかる。

Ｕ１２７、Ｕ１４１、Ｕ１４０、Ｕ１１７、Ｕ２Ｏ５、
Ｕ１１５、Ｕ２Ｏ５、Ｕ１３０、Ｕ１１６、Ｕ１５２で
第９図に表わされるこれらのデバイスの各々は論理アド
レス（ＵＢＡＤＲＳＢＵＳＡｌｌないしＡ２７によって
出される）の１ビットと翻訳テーブルＡの選択されたエ
ントリまたは翻訳Ｂの選択されたエントリからの１ビッ
トとともに提示される。選択された翻訳テーブルからの
ビットが翻訳テーブルＡ　（ＴＴＡＤＡＴＡＢＵＳ）ま
たは翻訳テーブル日データバス（ＴＴＢＤＡＴＡＢＵＳ
）によってＡＳ３５２デバイスに提示される。

各ＡＳ３５２デバイスはＨＩＴＡ１ＤＡＳ／、Ａ３０　
（ＢＰＯとも言われる）信号の状態に従って動作し、そ
のため論理アドレスか、翻訳テーブルＡエントリかまた
は翻訳テーブルＢエントリのいずれかからの適切なビッ
トがアドレスを主要メモリに提示するローカルアドレス
バス（ＬＯＣＡＬＡＤＲ５ＢＵＳ）上に置かれるかもし
れない。

第１表は情報がＬＯＣＡＬＡＤＲ８ＢＵＳおよびＬＯＣ
ＡＬＶＰＢＵＳバス上に置かれるＡ３０（ＶＰＯ）　、
ＨＩＴＡ、ＤＡＳ／信号の効果の要約を示す。

（以下余色）第１表ＬＯＣＡＬＶＰＢＵＳ上ＬＯＣＡＬＡＤＲ８ＢＵＳ上に　に置かれるビＡ３０　
ＨＩＴＡ　％ｑ置かれるとット　　ット０　００　論理
アドレス　　　テーブルＢＶＰビット００１　　翻訳テーブルＢ　　テーブルＢ　ＶＰフレー
ムポインタ　ビット０　　１０　　論理アドレス　　　テーブルＡ　ＶＰビ
ット０１１　　翻訳テーブルＡ　　テーブルＡ　ＶＰフレー
ムポインタ　ビット１　００　論理アドレス　　　　０．０１　　０１　　
論理アドレス　　　　０．０１　　１０　　論理アドレ
ス　　　　０，０１　　１１　　論理アドレス　　　　
０．０以上に説明されたように、主要メモリの２キロバ
イトページ内の位置を特定するのは論理アドレスＡＯな
いしＡＩＯのオフセットフィールドである。このため、
論理アドレスのビットＡＯないしＡＩＯを物理アドレス
に翻訳する必要がない。これらのビットは翻訳する一必
要がないので、論理アドレスビットＡＯないしＡＩＯは
当該技術分野においてＡＳ２４０で示され、かつ反転３
状態出力を有する８進バツフア／ライントライバとして
説明されるデバイスＵ１２９およびＵ１３０などに直接
提示される。この態様で、論理アドレスのオフセットフ
ィールドビットに対応するビットは直接論理アドレスバ
ス（ＬＯＣＡＬＡＤＲ８ＢＵＳ）上に置かれる。

ローカル有効および保護バス（ＬＯＣＡＬＶＰＢＵＳ）
がまた与えられることにも気付くべきである。デバイス
Ｕ１５２　（またＡＳ３５２デバイス）はローカル有効
および保護バス上に適切なビットを置くように機能する
。ローカル有効および保護バスは簡単に入手可能な信号
を選択された翻訳テーブルエントリが有効でありかつ／
または保護されているかどうかを即座に決定する必要の
あるコンピュータシステムの他の部分に与える。上に示
される第１表はデバイスＵ１５２の機能動作を示す。

以下の用語集りは第９図に現われる信号および／または
バスのリストである。

ＴＴＢＤＡＴＡＢＵＳ　　　　翻訳テーブルＢデータバ
ス。

ＴＴＡＤＡＴＡＢＵＳ　　　　翻訳テーブルＡデータバ
ス。

翻訳テーブルＡから比較器およびフレームポインタ／オフセラトフィールドマルチプレクサにデータを搬送する。サイズは３２ビット。

ＵＢＡＤＲ８ＢＵＳ　　　　バッファされていないアド
レスバス。

ＣＰＵからメモリ管理システムに論理アドレスを搬送する。サイズは３２ビットでＡＯないしＡ３１で表わされる。

ＤＡＳ／　　　　　　　遅延されたアドレスストローブ
信号（ローに断定される）。

メモリアクセスが始まりかつアドレスバスが有効であることを示すためにＣＰＵによって発生される。

翻訳テーブルＡのタグと論理アドレスの対応するビットとの間に一致が検出されたとき断定する。

ＬＯＣＡＬＡＤＲ３ＢＵＳ　　　ローカルアドレスバス
。

主要メモリにアドレス情報を搬送する。サイズは３２ビット。

ＬＯＣＡＬＶＰＢＵＳ　　　　ローカル有効保護バス。

有効および保護情報を主要メモリに搬送する。サイズは２ビツト。

他の特定の説明された回路実現化例のように、以上のこ
とはフレームポインタ／オフセットフィールドマルチプ
レクサの実現化例のための１つの可能性のある配置を示
している。同じまたは異なるデバイスを用いて他のアー
キテクチャがフレームポインタ／オフセットフィールド
マルチプレクサ要求される機能を果たすために設計され
得る。

要約この発明はディジタルコンピュータのためのメモリ管理
システムの当該技術分野における意義深い進歩を含む。

より効率的に物理メモリを用いるかまたは仮想メモリ機
構を実現するためにコンピュータシステムにおいてメモ
リ管理システムを提供することが望ましい一方で、メモ
リ管理システムがその機能を迅速にかつ効果的に実行す
ることができるということが必要である。

この発明は以前に入手可能であったシステムよりいくつ
かの点で効果的であるメモリ管理システムを提供する。

この発明はグループに形成可能なメモリ管理システムを
提供し、各グループはコンピュータシステム内にあるプ
ロセスの特定の必要性に従って変化するエントリの数を
含む。こうして、この発明は多重プロセスにおいて含ま
れるコンピュータシステムにおいて利用するために特定
的に応用できる。

この発明による他の利点はメモリ管理システムの形成ま
たは仕切りがダイナミックに達成され得るということで
ある。すなわち、プロセスが活性状態になりかつページ
が主要メモリにおよび主要メモリから移動すると、翻訳
メモリの仕切りが翻訳メモリおよび主要メモリを最も効
果的に利用するために変えられてもよい。

重要なことに、この発明によってコンピュータシステム
管理ソフトウェア、たとえばオペレーティングシステム
は通常の動作を行なっている間に翻訳メモリの仕切りを
迅速に再び形成することが可能である。こうして、この
発明は翻訳メモリの再形成がソフトウェアの制御のもと
にありかつコンピュータステムハードウェアのいかなる
変化も必要とせず、またいかなるコンピュータシステム
の「ダウン時間」も引き起こさないので、非常に融通性
がある。

さらに、この発明によって、メモリ管理システムおよび
それに伴なう主要メモリが翻訳メモリ空間の増加を必要
とせずに増加したプロセスの数を取扱うことが可能とな
る。さらに、この発明によって、各プロセスに向けられ
た翻訳メモリの量が最適に利用され得る。この発明の利
用によって生じる他の利点は、コンピュータシステムに
おける文脈切換時間が最小にまで減じられ、かつ発生す
るページフォルトの数がまた減じられるということであ
る。これらのまた多くの他の利点が当業者にとって認め
られるであろう。

この発明はその精神または本質的な特定から逸脱するこ
となくここで述べられた好ましい実施例以外に特定の形
式に具体化されてもよい。説明された実施例は例示の目
的のためのみであって制限的なものではないとすべての
点においてみなされるべきである。それゆえ、この発明
の範囲は以上の説明よりもむしろ前掲の特許請求の範囲
によって示される。特許請求の範囲の意味および同等物
の範囲内にあるすべての変化はその範囲内に含まれてい
るべきである。

【図面の簡単な説明】

第１図はこの発明のメモリ管理システムを含むコンピュ
ータシステムの主要な機能的要素を概略的に表わすブロ
ック図である。第１Ａ図はこの発明によって利用されるこの発明の概念
の概要を提供するために用いられるこの発明の一実施例
の主要な機能ブロックを概略的に示すブロック図である
。第１Ｂ図はこの発明を組込むコンピュータシステムのシ
ステム管理ソフトウェアによって実行されるべきステッ
プを示すフローチャートである。第２図はこの発明のメモリ管理システムの現在好ましい
実施例の主要な機能要素を概略的に表わすブロック図で
ある。第３八図ないし第３Ｃ図はこの発明の現在好ましい実施
例において用いられる論理アドレスビットの配置を概略
的に例示する図である。第４Ａ図および第４Ｂ図はこの発明に従って翻訳メモリ
の可能な割当を示す図である。第５図はこの発明の現在好ましい方法のステップを含む
フローチャートである。第６図はこの発明の現在好ましい実施例の翻訳メモリア
ドレスマルチプレクサ回路の回路実現化例を示す詳細な
概略図である。第７Ａ図および第７Ｂ図はこの発明の現在好ましい実施
例の翻訳メモリの回路実現化例を示す詳細な概略図であ
る。第８図はこの発明の現在好ましい実施例のタグ比較器回
路の回路実現化例を示す詳細な概略図である。第９図はこの発明の現在好ましい実施例のフレームポイ
ンタ／オフセットフィールドマルチプレクサ回路の回路
実現化例を示す詳細な概略図である。図において、１８はメモリ管理システム、２４け主要（
１次）メモリ、１２２はグループ位置レジスタ、１２６
はグループサイズレジスタ、１３０は翻訳メモリアドレ
スマルチプレクサ、１３６は翻訳メモリ、１４０はフレ
ームポインタ、１゜８はボリューム／ベージフィールド
、１１ｏはボリュームフィールドである。第七図１６，３１１４１５．３６１１１４．３３６１３．３１２１２．２８１１１Ｉ、２６４ｔｉｌｌ、２４６９．２１６８．１９２５．１２１４、ｇ９６３．１ｉ７２２．１１１４１１１、ｇ２４手続補正書（、／Ｊ式）２、発明の名称メモリ管理システムおよびその動作ｈ゛法３、補正をす
る者ｙｌｆ件との関係　　特許出願人住　所　　大阪府守口市京阪木通２丁１１１８番地名　
称　　（１８８）三洋電機株式会社代表者　井植　敏４、代理人住　所　　大阪市北区南森町２丁口１番２９号　住友銀
行南森町ビル６、補正の対象図面７、補正の内容図面の第７Ａ図、第７Ｂ図、第８図および第９図を別紙
のとおり（内容に変更なし）。以上

Claims

【特許請求の範囲】

（１）多数のプロセスを同時に取扱うことができるディ
ジタルコンピュータにおいて使用するためメモリ管理シ
ステムであって、ディジタルコンピュータは論理アドレ
ス発生デバイスとアドレス可能メモリとを含み、そのメ
モリ管理システムは：論理アドレス発生デバイスからアドレス可能メモリに提
示される物理アドレスに論理アドレスをマッピングする
ための翻訳メモリ手段を含み、その翻訳メモリ手段は複
数個のエントリを含み、各エントリは論理アドレスをア
ドレス可能メモリに置かれるアドレスの翻訳に必要なア
ドレス指定情報を含み：さらに翻訳メモリ手段のエントリを可変数のエントリを含むこ
とができるグループに仕切るための割当手段を含み、各
グループはディジタルコンピュータ内にある１つのプロ
セスに割当てられ、それによって各プロセスは最適数の
エントリおよび各プロセスによって必要とされる対応す
るアドレス可能メモリ空間が割当てられるであろう、メ
モリ管理システム。
（２）プロセスがディジタルコンピュータ内で活性状態
および非活性状態になると異なるサイズのグループが種
々のプロセスに割当てられるように、割当手段がエント
リをグループにダイナミックに仕切るための手段を含む
、請求項１記載のメモリ管理システム。
（３）割当手段がグループサイズレジスタとグループ位
置レジスタとを含む、請求項１記載のメモリ管理システ
ム。
（４）割当手段が論理アドレスのページフィールドとボ
リュームフィールドとを規定するための手段を含み、ペ
ージフィールドとボリュームフィールドを規定するビッ
トの数は可変である、請求項１記載のメモリ管理システ
ム。
（５）割当手段がページフィールドとして規定される論
理アドレスのビットの数に従って各グループに仕切られ
るエントリの数を決定するための手段を含む、請求項４
記載のメモリ管理システム。
（６）割当手段がページフィールドを受取りかつ翻訳メ
モリエントリの仕切られたグループの中で１つの翻訳メ
モリエントリを選択するための手段を含む、請求項５記
載のメモリ管理システム。
（７）論理アドレスがオフセットフィールドをさらに含
む、請求項５記載のメモリ管理システム。
（８）論理アドレスのオフセットフィールドがアドレス
可能メモリの１ページ内の１つの位置を規定する、請求
項７記載のメモリ管理システム。
（９）各グループに仕切られるエントリの数を決定する
ための手段がマスクレジスタを含み、そのマスクレジス
タの内容はページフィールドとして規定される論理アド
レスのビットの数を決定する、請求項５記載のメモリ管
理システム。
（１０）割当手段がベースレジスタをさらに含み、その
ベースレジスタの内容はエントリのグループが置かれる
であろう翻訳テーブル手段内に位置を決定する、請求項
９記載のメモリ管理システム。
（１１）割当手段がページフィールドと、マスクレジス
タと、ベースレジスタとからのビットパターンに従って
翻訳テーブル手段からエントリを選択するための翻訳メ
モリアドレス多重化手段をさらに含む、請求項１０記載
のメモリ管理システム。
（１２）マスクレジスタおよびベースレジスタの各々が
８ビットレジスタを含み、かつページフィールドは６ビ
ットから１４ビットを含み、ページフィールドとして規
定される論理アドレスのビット数はマスクレジスタの各
ビットが断定されると１ビットだけ増加する、請求項１
０記載のメモリ管理システム。
（１３）仕切られるかもしれない翻訳メモリエントリの
最も小さいグループは、ページフィールドが６ビットと
規定されるとき発生する６４個のエントリであり、かつ
仕切られるかもしれない翻訳メモリエントリの最も大き
いグループはページフィールドが１４ビットと規定され
るとき発生する１６、３８４個のエントリである、請求
項１０記載のメモリ管理システム。
（１４）ベースレジスタの値が現在活性状態のプロセス
のために仕切られたエントリのグループのための開始エ
ントリを規定する、請求項１０記載のメモリ管理システ
ム。
（１５）各エントリが；フレームポインタと；タグとを含む、請求項１記載のメモリ管理システム。
（１６）フレームポインタがアドレス可能メモリのディ
スクリート部分を特定する、請求項１５記載のメモリ管
理システム。
（１７）フレームポインタがアドレス可能メモリ内のペ
ージを特定する、請求項１５記載のメモリ管理システム
。
（１８）タグと同じエントリに含まれるフレームポイン
タによって特定されるアドレス可能メモリ空間の１ペー
ジにマッピングされる論理アドレスにおける特定のビッ
トパターンとそのタグが等しい、請求項１５記載のメモ
リ管理システム。
（１９）タグをメモリ管理システムに提示される論理ア
ドレスの一部と比較し、かつタグと論理アドレスのその
部分の同一性を決定するための手段をさらに含む、請求
項１５記載のメモリ管理システム。
（２０）タグを比較するための手段がタグ比較器を含む
、請求項１９記載のメモリ管理システム。
（２１）タグを比較するための手段がヒットが発生した
かどうかを示すための手段を含む、請求項１９記載のメ
モリ管理システム。
（２２）フレームポインタと論理アドレスの１フィール
ドを連結して翻訳された物理アドレスを形成するための
連結手段をさらに含む、請求項１９記載のメモリ管理シ
ステム。
（２３）連結手段がフレームポインタ／オフセットフィ
ールドマルチプレクサを含む、請求項２２記載のメモリ
管理システム。
（２４）翻訳メモリがＮウェイセット連想翻訳メモリを
含む、請求項１記載のメモリ管理システム。
（２５）翻訳メモリが２ウェイセット連想翻訳メモリを
含む、請求項１記載のメモリ管理システム。
（２６）翻訳メモリが２個の対応する翻訳テーブルを含
み、各翻訳テーブルにおけるエントリは同じ翻訳メモリ
アドレスによって同時にアクセスされる、請求項１記載
のメモリ管理システム。
（２７）多数のプロセスを同時に取扱いかつ仮想メモリ
機構を実現することができるディジタルコンピュータシ
ステムにおいて利用するためのメモリ管理システムであ
って、そのディジタルコンピュータは仮想メモリ空間に
アドレスする論理アドレス発生デバイスと物理アドレス
によってアドレス指定されるアドレス可能物理メモリと
を含み、メモリ管理システムは：仮想メモリ空間のディスクリート部分を物理アドレス可
能メモリ空間のディスクリート部分にマッピングするこ
とが必要であるアドレス指定情報を各々が含む複数個の
エントリを含む翻訳メモリと；論理アドレス発生デバイスによってメモリ管理システム
に提示された論理アドレスに従って特定の翻訳メモリエ
ントリを選択するための翻訳メモリアドレス指定手段と
；翻訳メモリアドレス指定手段によって選択された翻訳メ
モリエントリとメモリ管理システムに提示された論理ア
ドレスを連結することによってアドレス可能物理メモリ
に含まれる物理アドレスを得るための連結手段と；さら
に可変数の翻訳メモリエントリを選択的に含みかつ１つの
プロセスに各々割当てられるグループに翻訳メモリエン
トリを仕切るための割当手段とを含む、メモリ管理シス
テム。
（２８）翻訳メモリがＮウェイ翻訳メモリを含む、請求
項２７記載のメモリ管理システム。
（２９）翻訳メモリが２つの一致する翻訳テーブルを含
み、２個の翻訳テーブルのうち各対応するエントリが同
時にアクセス可能である、請求項２７記載のメモリ管理
システム。
（３０）翻訳メモリがセット連想翻訳テーブルを含む、
請求項２７記載のメモリ管理システム。
（３１）翻訳メモリが２ウェイセット連想翻訳メモリを
含む、請求項２７記載のメモリ管理システム。
（３２）各エントリがフレームポインタを含む、請求項
２７記載のメモリ管理システム。
（３３）各エントリがタグを含む、請求項３２記載のメ
モリ管理システム。
（３４）フレームポインタが物理アドレス可能メモリの
１ページの物理アドレスを特定する、請求項３３記載の
メモリ管理システム。
（３５）タグと同じ翻訳メモリエントリ内に含まれるフ
レームポインタの値によって特定されるメモリ内のペー
ジに対応する論理アドレスの一部分とタグが等しいビッ
トパターンを含む、請求項３３記載のメモリ管理システ
ム。
（３６）タグが論理アドレスの最上位部分に等しいビッ
トパターンを含む、請求項３３記載のメモリ管理システ
ム。
（３７）タグと同じ翻訳メモリエントリ内に含まれるフ
レームポインタの値によって特定されるメモリ内のペー
ジに対応する論理アドレスのボリュームフィールドビッ
トパターンに等しいビットパターンをタグが含む、請求
項３３記載のメモリ管理システム。
（３８）論理アドレスが：オフセットフィールドを含み、そのオフセットフィール
ドはアドレス可能物理メモリのページ内で１つのアドレ
スの位置を特定し；ページフィールドを含み、そのページフィールドは翻訳
メモリエントリ位置を特定し；さらにボリュームフィー
ルドを含み、そのボリュームフィールドは、選択された
翻訳メモリエントリが適切なフレームポインタを含むか
どうかを決定するために、選択された翻訳メモリエント
リのタグと比較されるべきである、請求項２７記載のメ
モリ管理システム。
（３９）割当手段がプロセスごとにページフィールドと
ボリュームフィールドを再びダイナミックに規定するた
めの手段を含む、請求項３８記載のメモリ管理システム
。
（４０）ページフィールドとボリュームフィールドが共
に論理アドレスに固定数のビットを含みかつページフィ
ールドおよびボリュームフィールドはページフィールド
とボリュームフィールドの間の固定数のビットの分割を
変えることによってダイナミックに再び規定される、請
求項３８記載のメモリ管理システム。
（４１）各翻訳エントリが有効および保護ビットをさら
に含む、請求項３８記載のメモリ管理システム。
（４２）有効および保護ビットが選択的にセットされか
つクリアされてエントリの状態を示すかもしれない、請
求項４１記載のメモリ管理システム。
（４３）翻訳メモリが内容アドレス可能メモリを含む、
請求項２７記載のメモリ管理システム。
（４４）翻訳メモリが複数個の翻訳テーブルを含み、か
つ複数個の翻訳テーブル内のすべての対応するエントリ
が同時に選択されかつすべての選択されたエントリのタ
グが論理アドレスの一部と同時に比較されるかもしれな
い、請求項２７記載のメモリ管理システム。
（４５）選択されたエントリがヒットかどうかを決定す
るための手段をさらに含む、請求項２７記載のメモリ管
理システム。
（４６）割当手段が各プロセスがコンピュータシステム
において活動状態になると最適数の翻訳メモリエントリ
を各プロセスにダイナミックに割当てるための手段を含
む、請求項２７記載のメモリ管理システム。
（４７）各プロセスがコンピュータシステムにおいて活
動状態になるとプロセスに割当てられるべき翻訳メモリ
エントリの数をコンピュータシステム管理ソフトウェア
が特定できるようにするための手段を割当手段が含む、
請求項２７記載のメモリ管理システム。
（４８）コンピュータシステム管理ソフトウェアが翻訳
メモリエントリの数を特定することができるようにする
ための手段がマスクレジスタを含む、請求項４７記載の
メモリ管理システム。
（４９）マスクレジスタがＣＰＵによってロードされる
、請求項４８記載のメモリ管理システム。
（５０）マスクレジスタが８ビットレジスタを含む、請
求項４９記載のメモリ管理システム。
（５１）割当手段がマスクレジスタにロードされるビッ
トパターンを受取りかつ現在活動状態のプロセスによっ
て即座にアクセスされるかもしれない翻訳メモリエント
リの数を決定するための手段を含む、請求項４９記載の
メモリ管理システム。
（５２）コンピュータシステム管理ソフトウェアによっ
てロードされるベースレジスタをさらに含み、かつ翻訳
メモリのエントリのグループにおける第１のエントリの
位置を特定する、請求項４７記載のメモリ管理システム
。
（５３）割当手段が：マスクレジスタと；ベースレジスタと；さらにマスクレジスタと、ベースレジスタと、論理アドレスの
一部分からの値を受取りかつマスクレジスタと、ベース
レジスタと、論理アドレスの一部の値によつて識別され
る翻訳メモリエントリを選択するための翻訳メモリアド
レス選択手段とを含む、請求項２７記載のメモリ管理シ
ステム。
（５４）ベースレジスタが８ビットレジスタを含む、請
求項５３記載のメモリ管理システム。
（５５）翻訳メモリアドレス選択手段がマスクレジスタ
のビットが断定されると現在活動状態のプロセスに割当
てられるエントリの数を増加するための手段をさらに含
む、請求項５３記載のメモリ管理システム。
（５６）論理アドレスがメモリ管理システムに提示され
、かつ論理アドレスはオフセットフィールドと、ページ
フィールドと、ボリュームフィールドとを含み、かつエ
ントリは各々フレームポインタとタグを含み、そのシス
テムはボリュームフィールドと選択されたエントリのタ
グとが等しいかどうかを決定するための比較器手段をさ
らに含み、さらに連結手段がフレームポインタとオフセ
ットフィールドを連結しアドレス可能物理メモリに提示
される翻訳された物理アドレスを得る、請求項２７記載
のメモリ管理システム。
（５７）翻訳メモリが複数個の対応する翻訳テーブルを
含み、そのシステムはさらに各翻訳テーブルに提供され
ている比較器手段を含み、それによって翻訳テーブルで
選択されたエントリのすべてのタグが同時に論理アドレ
スのボリュームフィールドと比較されるかもしれない、
請求項５６記載のメモリ管理システム。
（５８）連結手段がフレームポインタ／オフセットフィ
ールドマルチプレクサを含む、請求項５６記載のメモリ
管理システム。
（５９）多数のプロセスを同時に取扱うことができかつ
少なくとも１つの論理アドレス発声デバイスとアドレス
可能メモリを有するディジタルコンピュータのメモリ機
能を管理するためのシステムであって、そのメモリ管理
システムは：システムに提示された論理アドレスを受取
りかつ論理アドレスに対応する翻訳メモリエントリを選
択するための翻訳メモリアドレス指定手段と；複数個の
エントリを有する翻訳メモリを含み、各エントリは論理
アドレス発生デバイスによってシステムに提示された論
理アドレスをアドレス可能メモリの物理アドレスにマッ
ピングするのに必要な情報を含むことができ；選択されたエントリが論理アドレスを対応する物理アド
レスに翻訳するのに必要な情報を含むかどうかを決定す
るための手段と；選択されたエントリと対応する論理アドレス内に含まれ
るビットパターンから物理アドレスを得るための手段と
；さらに翻訳メモリエントリをグループに仕切るための手段とを
含み、各グループは選択的にエントリの可変数を含みか
つ各グループはコンピュータシステム内にある特定のプ
ロセスに割当てられ、それによって各プロセスに割当て
られる翻訳テーブルエントリの数は翻訳メモリエントリ
の最適の数が各プロセスに割当てられ得るように変える
ことができる、システム。
（６０）翻訳メモリエントリが仮想メモリ空間の論理ア
ドレスを物理メモリ空間の物理アドレスに翻訳するのに
必要な情報を含む、請求項５９記載のメモリ管理システ
ム。
（６１）翻訳メモリがＮウェイセット連想翻訳メモリを
含む、請求項５９記載のメモリ管理システム。
（６２）翻訳メモリが２個の翻訳テーブルを含み、その
翻訳テーブルの対応するエントリは同時にアクセス可能
である、請求項５９記載のメモリ管理システム。
（６３）各翻訳メモリエントリが：フレームポインタと；さらにタグとを含む、請求項５９記載のメモリ管理システム。
（６４）フレームポインタが物理アドレスの最上位部分
を含む情報を含む、請求項６３記載のメモリ管理システ
ム
（６５）タグと同じエントリに置かれるフレームポイン
タに対応する論理アドレスの一部に等しいビットパター
ンをタグが含む、請求項６３記載のメモリ管理システム
。
（６６）選択されたエントリが正しい情報を含むかどう
かを決定するための手段が比較器を含む、請求項６３記
載のメモリ管理システム。
（６７）選択されたエントリのタグがシステムに提示さ
れる論理アドレスの一部に等しいかどうかを比較器が決
定する、請求項６６記載のメモリ管理システム。
（６８）論理アドレスの部分が論理アドレスのボリュー
ムフィールドを含む、請求項６７記載のメモリ管理シス
テム。
（６９）翻訳メモリが複数個の翻訳テーブルを含み、か
つシステムが各翻訳テーブルのための比較器を含み、そ
れによって複数個の対応するエントリが同時に選択され
かつ各エントリのタグがその論理アドレスの部分と同時
に比較される、請求項６７記載のメモリ管理システム。
（７０）物理アドレスを得るための手段が選択されたエ
ントリのフレームポインタと論理アドレスの一部とを連
結して翻訳された物理アドレスを得るための連結手段を
含む、請求項５９記載のメモリ管理システム。
（７１）論理アドレスの部分がオフセットフィールドと
して規定される、請求項７０記載のメモリ管理システム
。
（７２）物理アドレスを得るための手段がフレームポイ
ンタ／オフセットフィールドマルチプレクサを含む、請
求項７１記載のメモリ管理システム。
（７３）翻訳メモリアドレス指定手段が論理アドレスの
一部を受取るための手段を含む、請求項５９記載のメモ
リ管理システム。
（７４）論理アドレスの部分がページフィールドを含む
、請求項７３記載のメモリ管理システム。
（７５）仕切り手段が：現在活動状態のプロセスに割当てられるエントリのグル
ープのベースエントリ位置を示すためのベース指示手段
と；さらに論理アドレスのビットの数がページフィールドとして規
定されていることを示し、それによってプロセスに割当
てられたグループにおけるエントリの数を決定するため
のマスク指示手段を含み、そのベース指示手段およびマ
スク指示手段は両方ともコンピュータシステム管理ソフ
トウェアの制御のもとにありかつ翻訳メモリアドレス指
定手段に入力される、請求項５９記載のメモリ管理シス
テム。
（７６）ベース指示手段がベースレジスタを含み、かつ
マスク指示手段がマスクレジスタを含む、請求項７５記
載のメモリ管理システム。
（７７）マスク指示手段がページフィールドとして規定
されるべき論理アドレスのビット数を示す、請求項７５
記載のメモリ管理システム。
（７８）翻訳メモリアドレス指定手段がページフィール
ドとして規定される論理アドレスのビットによって特定
されるエントリを選択する、請求項７７記載のメモリ管
理システム。
（７９）ベース指示手段がプロセスに割当てられたエン
トリのグループの翻訳メモリにおいて開始アドレスを決
定するための手段を含む、請求項７５記載のメモリ管理
システム。
（８０）翻訳メモリアドレス指定手段が（ａ）マスク指
示手段およびベース指示手段から値を受取り、かつ（ｂ
）論理アドレスのビットパターンとマスク指示手段とベ
ース指示手段とのビットパターンに従ってエントリを選
択するための手段を含む、請求項７９記載のメモリ管理
システム。
（８１）複数個のプロセスをホストするディジタルコン
ピュータにおいて使用するためのプロセスごとの翻訳メ
モリエントリの最適数の割当を許容するメモリ管理シス
テムであって、ディジタルコンピュータは論理アドレス
を論理アドレスバスに置くＣＰＵとアドレス可能メモリ
とを含み、メモリ管理システムは：複数個のエントリを有する連想翻訳メモリを含み、各エ
ントリはタグ部分とフレームポインタとを含み；前記論理アドレスの１つにおいてページフィールドとし
て規定されるビットの数を特定するビットパターンを含
むマスクレジスタを含み、そのページフィールドは１グ
ループとして割当てられかつディジタルコンピュータに
よって実行されるべき特定のプロセスに割当てられる翻
訳メモリエントリの数を決定し、各グループは１つのそ
のようなプロセスに割当てられ；前記エントリのグループの１つの翻訳メモリ内の開始位
置を特定するビットパターンを含むベースレジスタと；論理アドレスバスと、マスクレジスタと、ベースレジス
タとに接続される翻訳メモリアドレスマルチプレクサと
を含み、その翻訳メモリアドレスマルチプレクサはペー
ジフィールドと、マスクレジスタと、ベースレジスタと
で見られるビットパターンに従って翻訳メモリエントリ
を選択するための手段を含み；選択された翻訳メモリエントリのタグ部分と論理アドレ
スバスのビットパターンの第１の部分とを比較し、かつ
タグおよび論理アドレスの第１の部分が等しいときを示
すための手段と；さらに論理アドレスの第２の部分と選
択された翻訳メモリエントリのフレームポインタとを連
結し、そこから翻訳された物理アドレスを得るための手
段を含む、メモリ管理システム。
（８２）ディジタルコンピュータにおけるメモリ資源を
管理する方法であって、ディジタルコンピュータはメモ
リ管理システムと、ＣＰＵと、アドレス可能メモリデバ
イスとを有し、メモリ管理システムは少なくとも１つの
翻訳テーブルを含み、その方法は；論理アドレスをメモリ管理システムに提示するステップ
と；ページフィールドとして規定されるべき論理アドレスの
ビットの数を示すＣＰＵからグループサイズ値を受取る
ステップと；さらにページフィールドのビット数によって規定されるかもし
れないエントリと同じ数を含む翻訳テーブルのエントリ
のグループを活動状態のプロセスに割当てステップとを
含む、方法。
（８３）グループサイズ値を受取るステップがマスクレ
ジスタにロードされるビットパターンを受取るステップ
を含む、請求項８２記載の方法。
（８４）グループ位置値を受取ることをさらに含む、請
求項８２記載の方法。
（８５）グループ位置値を受取るステップがベースイン
デックス位置ビットパターンをベースレジスタにロード
することを含む、請求項８４記載の方法。
（８６）ページフィールドのビットパターンによって規
定される翻訳テーブルエントリを選択するステップをさ
らに含む、請求項８２記載の方法。
（８７）ベース値を受取るステップをさらに含み、かつ
ベース値がページフィールドによって規定されるエント
リの開始アドレスを特定する、請求項８６記載の方法。
（８８）論理アドレスにおいてオフセットフィールドを
規定するステップと；論理アドレスにおいてボリュームフィールドを規定する
ステップとをさらに含む、請求項８２記載の方法。
（８９）選択された翻訳テーブルエントリのタグとボリ
ュームフィールドとを比較するステップをさらに含む、
請求項８８記載の方法。
（９０）ページフィールドによって規定される翻訳テー
ブルエントリを選択するステップをさらに含む、請求項
８９記載の方法。
（９１）選択された翻訳テーブルエントリの一部と論理
アドレスの一部を連結して物理アドレスを得るステップ
をさらに含む、請求項８９記載の方法。
（９２）選択された翻訳テーブルエントリに含まれるフ
レームポインタと論理アドレスのオフセットフィールド
とを連結して論理アドレスに対応する物理アドレスを得
るステップをさらに含む、請求項８９記載の方法。
（９３）メモリ管理システムが翻訳テーブルアドレスマ
ルチプレクサを含み、かつ翻訳テーブルのエントリのグ
ループを活動状態のプロセスに割当てるステップが；コンピュータシステム管理ソフトウェアによって入力さ
れるグループ位置値を受取るステップと；グループ位置
値とページフィールドを翻訳テーブルアドレスマルチプ
レクサに入力するステップと；ページフィールドによって特定されたエントリの数だけ
グループ位置値によって特定された翻訳テーブルエント
リから少し離れて置かれる１つの翻訳テーブルアドレス
を選択するステップとを含む、請求項８２記載の方法。
（９４）多数のプロセスを同時に処理することができか
つ少なくとも１つの論理アドレス発生デバイと、アドレ
ス可能メモリと、複数個のエントリを有する翻訳メモリ
を含むメモリ管理システムとを有するディジタルコンピ
ュータにおいて、各エントリは論理アドレス発生デバイ
スによってシステムに提示される論理アドレスをアドレ
スメモリ内の物理アドレスにマッピングするのに必要な
情報を含むことができ、メモリ管理システムを動作する
ための方法は；メモリ管理システムに提示された論理アドレスを受取る
ステップと；論理アドレスに対応する翻訳メモリエントリを選択する
ステップと；選択されたエントリが論理アドレスを対応する物理アド
レスに翻訳するのに必要な情報を含むかどうか決定する
ステップと；選択されたエントリ内に含まれるビットパターンと対応
する論理アドレスから物理アドレスを得るステップと；
さらに翻訳メモリエントリをグループに仕切るステップとを含
み、各グループは選択的にエントリの変化する数を含み
かつ各グループは各グループに割当てられた翻訳テーブ
ルエントリの数が翻訳メモリエントリの最適数が各プロ
セスに割当てられるように変化されるようにコンピュー
タシステム内にあるプロセスを特定するために割当てら
れる、方法。
（９５）論理アドレスを受取るステップが仮想メモリ空
間で論理アドレスを受取るステップを含み、かつ物理ア
ドレスを得るステップがアドレス可能メモリ内で物理ア
ドレスを得るステップとを含む、請求項９４記載の方法
。
（９６）翻訳メモリが２個の翻訳テーブル含み、かつ翻
訳メモリエントリを選択するステップが両方の翻訳テー
ブルの対応するエントリを同時に選択するステップを含
む、請求項９４記載の方法。
（９７）各翻訳メモリエントリが物理アドレスの最上位
部分を含む情報を含むフレームポインタと、タグと同じ
エントリに置かれたフレームポインタに対応する論理ア
ドレスの一部に等しいいビットパターンを含むタグを含
み、かつ選択されたエントリが正しい情報を含んでいる
かどうかを決定するステップが論理アドレスの一部とタ
グを比較するステップを含む、請求項９４記載の方法。
（９８）タグを比較するステップが選択されたエントリ
のタグが論理アドレスの一部に等しいかどうかを決定す
るステップを含む、請求項９７記載の方法。
（９９）翻訳メモリが複数個の翻訳テーブルを含みかつ
そのシステムは各翻訳テーブルのための比較器を含み、
かつ選択されたエントリが情報を含むかどうかを決定す
るステップが各エントリのタグを論理アドレスの一部と
同時に比較するステップを含む、請求項９４記載の方法
。
（１００）物理アドレスを得るステップが選択されたエ
ントリのフレームポインタと論理アドレスの一部を連結
して翻訳された物理アドレスを得ることを含む、請求項
９４記載の方法。
（１０１）フレームポインタを連結するステップがフレ
ームポインタとオフセットフィールドとして規定される
論理アドレスの一部を連結するステップを含む、請求項
１００記載の方法。
（１０２）翻訳メモリエントリを選択するステップが論
理アドレスで規定されるページフィールドのビットパタ
ーンに従って翻訳メモリエントリを選択するステップを
含む、請求項９４記載の方法。
（１０３）仕切るステップが：現在活動状態のプロセスに割当てられたエントリのグル
ープの位置を示すベースエントリ値を受取るステップと
；さらにページフィールドとして規定される論理アドレス内のビ
ット数を決定しかつそれによって両方ともコンピュータ
システム管理ソフトウェアの制御のもとにありかつ翻訳
メモリアドレス指定手段への入力である、プロセス値お
よびマスク値に割当てられたグループにおけるエントリ
の数を決定する、請求項９４記載の方法。
（１０４）翻訳メモリエントリを選択するステップが論
理アドレスのビットパターンとマスク値およびベース値
のビットパターンとに従ってエントリを選択するマスク
値およびベース値を受取るステップを含む、請求項１０
２記載の方法。
（１０５）論理アドレスを発生するＣＰＵと、少なくと
も１つの翻訳テーブルを有するメモリ管理ユニットと、
物理アドレスによってアドレスされる主要メモリとを有
するディジタル計算システムのメモリ機能を管理するた
めの方法であって、その方法は：論理アドレスをメモリ管理ユニットに提示するステップ
と；論理アドレスのオフセットフィールド部分を規定するス
テップとを含み、そのオフセットフィールドはメモリの
ページにおける位置を特定し；ＣＰＵによってメモリ管
理ユニットに入力されるマスク値を受取るステップを含
み、そのマスク値はページフィールドとして規定される
べき論理アドレスのビット数を示し；論理アドレスの一部をボリュームフィールドとして規定
するステップと；ＣＰＵによってメモリ管理ユニットに入力されるベース
値を受取り、そのベース値は翻訳テーブルのベースイン
デックス位置を特定し；ページフィールドのビットパターンによって規定される
ベースインデックス位置から離れてアドレスの数が置か
れた１つの翻訳テーブルエントリを選択するステップと
；選択された翻訳テーブルエントリに含まれるタグをボリ
ュームフィールドと比較するステップと；論理アドレス
のボリュームフィールドと選択された翻訳テーブルエン
トリのタグフィールド等しいかどうかを決定するステッ
プと；等しいタグを含む選択された翻訳テーブルエントリのフ
レーム部分とオフセットフィールドとを連結して物理ア
ドレスを得るステップと；さらに物理アドレスを主要メ
モリに提示するステップとを含む、方法。