JPS62260248A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

Ａ、産業上の利用分野 本発明はＣ））　Ｕと記憶装置との間のデータ又は命令
のアクセスの高速化を図るキャッシュを含むデータ処理
システムに関する。 １３、従来技術 従来肢術によれば、１つのＣＰ　Ｕが直接にアクセスで
きるような階層の最下位レベルＬ１にある一１／、川の
キャッシュを１以」−有する多Ｔｔｔレベル記憶階層で
構成されるデータ処理システムがある。このようなキャ
ッシュは高速アクセスのためＣＰＵを近接させる目的の
ものである。各キャッシュは各キャッシュに都合のよい
長さのデータラインを有する。したがって、キャッシュ
ごとに異なる場合がある。従来技術によれば、最下位レ
ベルＬ１のキャッシュの各エントリのラインの長さの整
数倍のライン長を有する第２レベルＬ２のキャッシュを
含むシステムもある。 メインフレームのＣＰＵは、要求されるアドレス源とし
ての命令ユニット、変換索引緩衝機構（ＴＬＢ）、Ｌｌ
のキャッシュとそのレベルのディレクトリ、Ｌ２のキャ
ッシュとそのレベルのディレクトリを含むものが多い。 キャッシュの能率はシステムの性能にとって重要である
。キャッシュの能率を２１＋ｑ定する重要なパラメータ
は、ＣＰＵの命令ユニットより記憶装置要求アドレスが
利用できるようになってから要求されたデータがその命
令ユニットで利用できるようになるまでの間の平均時間
である。この期間は、普通、幾つかのマシンサイクルで
測定される。キャッシュの能率はこのパラメータが減少
するにつれて上がる。 従来のシステムは次のように動作することができる。命
令ユニットより要求された記憶装置アドレス（以下、「
要求アドレス」ともいう）は実アドレス、絶対アドレス
、又は仮想アドレスのいずれともなり得る。もしこれが
仮想アドレスであるときは、その要求アドレスを含むペ
ージアドレスはそのページの実アドレス又は絶対アドレ
スをＴＬ　Ｌｉのエントリに置く直接アドレス変換手段
（ＤＡＴ）によって既に変換されているかもしれないの
で、その要求アドレスによってＴＬＢがアクセスされて
、変換されたアドレスが取得される。要求された変換を
’１’　Ｌ　Ｂのエントリが含んでいないときは、要求
された仮想アドレスがＤＡＴによって変換され、これが
ＴＩ、Ｂに置かれる（したがって後でそこからアクセス
することができる）。その後、要求された仮想アドレス
は、一定期間不使用との理由で置換されるまでは、変換
された対応する実アドレスは仮想アドレスをＴＬＢから
取得するためＴＬＢを表引きし比較することを求めるだ
けである。 ＤＡＴは仮想アドレスを実アドレスに変換し、これは単
一プロセッサのＴＬＢに置かれる。 しかしながら、もしＣＰＵが多重プロセッサにおいて存
在するものである場合は、変換された実アドレスに接頭
部アドレスが付加されて絶対アドレスが生成され、仮想
的な要求の絶対アドレスがＴＬＢに置かれる。 もしＣＰＵが実アドレスを要求するなら、変換は全く行
われないが、ＣＰＵが多重プロセッサおいて存在する場
合は、要求された実アドレスに接頭部アドレスが付加さ
れて絶対アドレスが生成される。 ＣＰＵの要求した実アドレスは従来のＣＰＵによって様
々なやり方で処理されてきた。 たとえば、仮想アドレスを取扱うのと同じ方法で実アド
レス又は絶対アドレスをＴＬＢに置くやり方や、キャッ
シュにおいてアクセスを試行するためＬ１キャッシュに
対してＴＬＢをバイパスさせるやり方がある。後者は変
換の必要のないアドレスについてＴＬＢを使うことを避
けるためである。 ＩＢＭシステム／　：３７０のアーキテクチャにおける
ＤＡＴのオペレーションではセグメントテーブル記述子
（ＳＴＤ）が用いられる。これはセグメントテーブル源
（ＳＴＯ）及びセグメントテーブル長（ＳＴＬ）を含む
。 多重アドレス空間を用いたシステムでは、ＳＴＯは要求
された仮想アドレスを含む仮想アドレス空間を識別する
ための、各々の要求された仮想アドレス部分である。Ｓ
ＴＯ又はＳＴＯの識別子は仮想アドレス部分として既に
ＴＬＢの各エントリに置かれている。アクセスされたＴ
ＬＢのエントリにあるＳＴＯは、ＴＬ［３のアドレス変
換を捜すにあたって、各々の要求された仮想アドレスと
比較しなければならない。その後は、要求されたデータ
をキャッシュでアクセスする場合、及び必要なときは主
記憶装置でアクセスする場合に、変換されたアドレスだ
けが使用される。従来技術によっては、最近に使用され
た全てのＳＴＯとそのＳ１゛Ｏより少ないビット数の対
応する５ＴＯｉ別子とを含むＳＴＯ識別子テーブルを使
って、ＴＬＢ回路アレイを小さいサイズにできるよう、
ＳＴＯの代わりに５ＴＯｆｉ別子をＴＬＢに置くように
したシステムもある。このようにしたのは、小さいアレ
イならより高速のアクセスが可能となるからである。 従来のキャッシュディレクトリにおいては、セットアソ
シアティブ構成が採られ、そこではキャッシュディレク
トリの１つの行（″コングルエンスクラス″′ともいう
）が命令ユニットの供給した各々のアドレス（実／絶対
アドレス、又は仮想アドレス）によって選択されていた
。しかも、各行はエントリの１セツトで構成される。こ
れらのエントリ（″ビン（ｂｉｎ）”又はパビン識別子
″′ともいう）はアソシアティブ式に取扱われる。すな
わち、各コングルエンスフラスはセットアソシアティブ
式である。このやり方だと、ディレクトリの行の選択は
ＴＬＢのアドレス変換が完了する前になされる。ＴＬＢ
の変換アドレスが利用できるようになる前にキャッシュ
のコングルエンスを選択するためである。これにより、
ＣＰＵにおけるキャッシュアクセスの高速化が図れる。 従来のキャッシュでは、変換されたアドレスだけがキャ
ッシュディレクトリに置かれていた。すなわち、実ペー
ジアドレス表示が、使用されるキャッシュの各エントリ
に設けられた。この実アドレスは命令ユニットの要求し
た各アドレスによって選択されたコングルエンスフラス
におけるディレクトリの各エントリから読み取られる。 読み取られた実アドレスのセットは、個々の比較回路に
到着し、また、ＴＬＢで変換されたアドレスもこれらの
比較回路に同時に到着する。そして、選択されたコング
ルエンスフラスからどのアドレス群が、変換された要求
アドレスと一致するかをみつけるため、同時に比較が行
われる。すなわち、これがキャッシュについてのセット
アソシアティブ式比較法であるに の従来のオペレーションは、Ｌ１キャッシュのヒツトが
得られる前にＴＬＢのヒツトが必要であった。もしＴＬ
Ｒのミスが生じると、Ｌ１キャツシュノ判断は、ＴＬＢ
のミスオペレーションがＤＡＴ（７）オペレーションに
より完了するまで待たねばならない。したがって、Ｌ１
キャッシュのオペレーションは］ＩｃＰＵの要求に関す
るＤＡＴのオペレーションで新たな変換がＴＬＢに置か
れた後に再開されていた。また、ＴＬＢのミスは直接ア
ドレス変換（ＤＡＴ）を必要とし、このＤＡＴが比較的
低速の主記憶装置における変換テーブルのアクセスを２
回必要としていた。 既知の商用のＬ１キャッシュは仮想アドレスを含んでい
ないということに留意されたい。そうしたキャッシュの
アドレスは実／絶対アドレスであるから、これらはＴＬ
Ｂの出力する実／絶対アドレスと比較できる。仮想アド
レスの値は実／絶対アドレスの値とは比較できない。と
いうのは、仮想アドレスは主記憶装置で利用できる任意
の実ページアドレスに変換しうるからである。 したがって、従来のＬ１キャッシュのディレクトリは、
１つの対応するＬ１ディレクトリアドレスが存在するか
しないか（すなわち、Ｌ１キャッシュのヒツト又はミス
）を検出する前に順次的に生ずる２つの比較オペレーシ
ョンを必要としていた。Ｌｌのヒツトが生ずる場合は、
そのデータ（通常はダブルワードである）Ｌｌキャッシ
ュでアクセスされＣＰＵに送られる。 米国特許第４４９５５７５号はＬ１キャッシュに対応す
る単一のバッファを有するものである。 ただしこのキャッシュは、ＣＰＵだけでなくＩ１０チャ
ネルによってもアクセスされるのでＣＰＵ専用のもので
はない。そのキャッシュディレクトリのエントリは、空
間ＩＤ及びブロックアドレスから成る″″合計データ″
を各々有している。これらの空間ＩＤ及びブロックアド
レスは、ＣＰＵ又はチャネルからレジスタ４６に受け取
られた仮想アドレスの空間Ｉ　Ｉ）及びブロックアドレ
スと比較される。バッファのミスの際、アドレス変換テ
ーブル６１が実アドレスをＭＭ２２に供給してデータを
取得する。 従来のキャッシュシステムは全て、ＬＬキャッシュミス
で、記憶階層における次の上位のレベルからの要求デー
タのアクセスを必要とする・Ｌ２レベルのキャッシュが
そのキャッシュシステムに存在する場合、Ｌ２は主記憶
装置の代わりにアクセスされて、Ｌ２がデータを含むな
ら、Ｌｌ及びＣＰＵの両方に要求データが供給される。 Ｌ２キャッシュが要求データを含まないなら、主記憶装
置がそれについてアクセスされる。Ｌ２キャッシュのミ
スを判断するためのアクセスタイムは、要求データにつ
いての全体のアクセスタイムに加えられる。実／絶対ア
ドレスは従来はＬ２キャッシュのディレクトリをアクセ
スするのに使用されている。このＬ２キャッシュのディ
レクトリは、仮想アドレスがＣＰＵによって要求されて
いるときにＴＬＢの出力を要求する。 従来のキャッシュシステムでは全て、ＴＬＢのミスの発
生はＬ１キャッシュのディレクトリのミスとは無関係に
生じつる。うまい具合に、はとんどのＣＰＵの要求（９
０％以上）は、ＴＬＢ及びキャッシュの両方においてヒ
ツトする。これが。 ＴＬＢ及びキャッシュを使用する理由である。

【、２キヤツシユの基本的な要件は、そのサイズが大き
いことである。たとえば、Ｌ１キャッシュの数倍である
。したがって、Ｌ２はｒ、１と比べて。 主記憶装置におけるより多くのページからのデータを含
む可能性がある。しかしながら、ＴＬＢはＬ２に存在す
るデータを表わす全てのページ変換を含むに十分なサイ
ズを普通は有していないという点で根本的に問題がある
。その結果、要求されたラインのデータがＬ２キャッシ
ュの中に存在することができてもそのＴＬＢのエントリ
は呪要求がなされる前に置換されてしまうことがあり、
したがってＴＬＢのミスが生じ、そのような従来のシス
テムではデータ取得のためにＬ２キャッシュがアクセス
できる前に関連するＤＡＴのオペレーションをそのＴＬ
Ｂについて完了しなければならない。 米国特許第４４６４７１２号では、ページ変換をするＴ
ＬＢのエントリはＬ２キャッシュにおけるページサイズ
のラインに対応する。この特許はＴＬＢから独立したＬ
２キャッシュディレクトリを有するものである。ＴＬＢ
のエントリの置換オペレーションごとにＴＬＢから出力
される絶対アドレスでＬ２のエントリ中において置換し
うるフラグビットＲを捜してこれの設定を制御し、Ｌ２
キャッシュのディレクトリにおけるラインのエントリに
ついてＬＲＵによる置換選択を管理する。 この場合、Ｔ　Ｌ　ＢとＬ２との間には次のような関係
が必要となる。すなわち、Ｌ２が、ＴＬＢで管理される
ページサイズ（たとえば、４０９６バイト）と等しいラ
インサイズを有することである。 Ｃ０間屈点を解決するための手段 したがって、本発明はＴＬＢによるアドレス変換を用い
ないでキャツシュヒツトの判断をすることにより、上記
のような従来のキャッシュシステムの問題点を解決する
ことを目的としている。 プロセッサと、変換索引緩衝機構（ＴＬＢ）と、主記憶
装置とを含み実モードと仮想モードとの切換えができる
ようなデータ処理システムにおいて、本発明のキャッシ
ュ機構は、（ａ）キャッシュと。 （ｂ）論理アドレスと、この論理アドレスが実／絶対ア
ドレスであるのか又は仮想アドレスであるのかを示す標
識とを有する複数のエントリを備えたディレクトリと、
（ｅ）プロセッサによって要求された論理アドレスと、
この論理アドレスが実／絶対アドレスであるか又は仮想
アドレスであるかを示す標識と−を上記ディレクトリに
供給する手段と、（ｄ）プロセッサによって要求された
論理アドレスを受け取って上記ディレクトリにおいてヒ
ツトの０１能性のある１以上のエントリを含む１つのセ
ットを選択する共通ディレクトリと１、（ｅ）このセッ
ト中におけるヒツトの可能性のあるエントリについてプ
ロセッサによって要求された論理アドレス及び標識とこ
のエントリにおける論理アドレス及び標識とを比較する
ことにより、変換索引緩衝機構のアドレス変換を使用す
ることなく、ヒツトエントリが存在するか否かを判断す
るヒツト判断手段と、を具備することを特徴としている
。 本発明の作用は以下の実施例と共に説明する。 Ｄ、実施例 はじめに、実施例を概説する。 実施例によれば、ＣＰＵに専用に利用できるキャッシュ
のサイズを大きくしつつキャッシュアクセスについての
重要な経路を減らすことができる。 本実施例では、仮想アドレス指定と実アドレス指定とを
任、■に切り換えることのできるようなＣＰＵを使用す
ることができる。このようなモードの切換えは、゛直接
アドレス変換（Ｌ）Ａ”ｒ）”の状態のオン・オフを切
り換える“プログラム状況ワード（ＰＳＷ）”によって
１８Ｍシステム／３７０の論理アドレス指定を使用する
場合に生ずる。 本実施例では、キャッシュディレクトリの各エントリに
アドレスモード標識を設けて、これにより、そのエント
リが実／絶対アドレスを表わすのか又は仮想アドレスを
表わすのかを示す。この標識を使うと、ＣＰＵが切換可
能モードの論理アドレス指定機構を使用する場合でも、
ＣＰＵからキャッシュへのアクセス経路においてＴ　Ｌ
　Ｂオペレーションをなくすことができる。 本実施例では、さらに、キャッシュディレクトリの各エ
ントリにアドレスモードフラグフィールドを設けて、こ
れにより、そのエントリに表示されたアドレスがいかな
るアドレス空間からも変換されない実／絶対アドレスで
あるのか、又はそれが仮想アドレスであるのかを示す、
このアドレスモードフラグフィールドを使うと、ｃＰＵ
が切換可能モードの論理アドレス指定機構を使用する場
合、ＣＩ）　Ｕからキャッシュへのアクセス経路におい
て１’　Ｌ　Ｂオペレーションをなくすことができる。 また、所定の値を用いてアドレスモード４Ｌ！（７１〜
レスモードフラグフイールドの代用として）又はアドレ
ス空間名内の範囲の値をキャッシュディレクトリの各エ
ントリに設け、次の事項を示す。 すなわち、　（１）のエントリに表示されたアドレスが
いかなるアドレス空間からも変換されない実／絶対アド
レスであり、かつ、そのアドレス空間名フィールドがど
のアドレス空間名をもあられさないこと、又は（２）エ
ントリに表示されたアドレスが仮想アドレスであり、か
つ、そのアドレス空間名フィールドがその仮想アドレス
を含むアドレス空間の名前をあられすこと、である。こ
のようにアドレス空間名フィールドを管理すると、ＣＰ
Ｕが切換可能なモードで論理アドレス指定を用いる場合
、ＣＰＵからキャッシュのアクセス経路からＴＬＢオペ
レーションをなくすことができる。 本実施例は多束レベル記憶階層を含むデータ処理システ
ムに関する。このデータ処理システムは四−のＣＰＵに
専用で（他のプロセッサとは共有せずに）複数の階層レ
ベルを有していてはよい。 ここではキャッシュは互いに近接しまたＣＰＵとも近接
している。最下位のキャッシュのレベルＬ１はＣＰＵの
要求のアクセスに関して最も速いレベルであり、記憶容
量は最も小さいレベルである。 次のレベルＬ２のキャッシュはＣＰＵの要求のアクセス
に関して次に速く、また記憶容量はＬｌに比べて大きい
。他の上位のキャッシュ（Ｌ３、Ｌ４、・・・・）をよ
り大きな記憶容量を実現するために設けることができる
。しかし、アクセスの速度はだんだん遅くなる。したが
って、要求したデータ又は命令を取得するため階層レベ
ルのより上位をアクセス要求が欲すればそれだけＣＰＵ
のアクセスタイムも長くなる。 専用の個々の階層レベルにある個々のキャッシュのサイ
ズはそのキャッシュにとって都合のよいライン長で多数
のラインデータを収容できるように柔軟に設計される。 下位レベルの各専用キャッシュの使用するライン長は上
位レベルの専用キャッシュのライン長の約数となってい
る。理論的には約数は任意にでき、キャッシュごとに異
なる値にすることができる。このように、ＬＬキャッシ
ュにおける各ラインの長さはＬ２キャッシュの各ライン
の長さの約数である。換ｈ゛すれば、Ｌ２の各ラインは
複数のＬ１ラインから成り、ＬＬラインは■、２ライン
の約数となる。したがってＬ２ラインの長さはＬｌライ
ンの整数倍となり得る。 ＣＩ）　Ｕの要求は、その要求されたアドレスがどこか
の一１Ｌ用のキャッシュのディレクトリで利用できろデ
ータのためのものであれば共通ディレクトリにおいて″
ヒツト″′ととなる。要求されたデータは、要求された
データ又は命令が利用可能な最下位レベルのキャッシュ
においてアクセスされる。 ＣＰＵの各要求アドレス（変換可能な論理アドレス）は
共通キャッシュディレクトリにおける１つのコングルエ
ンスフラス及びそのＣＰＵの各専用キャッシュにおける
個々のコングルエンスフラスを同時にアドレス指定する
。 共通キャッシュディレクトリにおける各エントリは次の
ものを表わすことができる。 （ａ）最上位の専用キャッシュにおける個々のライン （ｂ）１以」−の下位レベルの専用キャッシュにおいて
利用可能な各ライン部分のロケーション換言すれば、全
てのレベルの専用キャッシュにおける対応部分は単一の
ディレクトリエントリによって１位置決めされる。この
単一のディレクトリエントリは、このように、全ての専
用キャッシュの対応部分を管理する゛共通ディレクトリ
エントリ″である。したがって、各ディレクトリエント
リは、（ａ）最上位レベルの専用キャッシュの１っのラ
インを表わし、（ｂ）その階層においてその他の任意の
キャッシュにコピーできるような同じラインの各部分を
追跡する。 最上位レベルの各ラインについてコピーされた全ての部
分を追跡するため、各ディレクトリエントリは１′ライ
ン存在フイールド（ＬＰＦ）”を有しており、これによ
りそのエントリは全ての専用キャッシュにおけるそのラ
イン部分の全てを管理できる。これを行うため、各ディ
レクトリエントリと共にＬＰＦは次のことを示す。 （１）コピーされた部分を含む各々の他のキャッシュレ
ベル （２）とのライン部分がその中にコピーされたかという
こと （３）その部分を含む各々の他のキャッシュにおけるセ
ットアソシアティブ位置くただし、そのキャッシュがセ
ットアソシアティブ式のキャッシュである場合） 項１１（１）及び（２）は、専用キャッシュレベルが２
つしかない場合は１つのＬＰＦ４１１ｍに統合され。 セットアソシアティブ方式を使用しな１、キャッシュレ
ベルには項目（３）は使用する必要はない。 ＬＰＦは、１つのプロセッサについて単一の専用キャッ
シュしか取扱わないディレクトリにおいては必要でない
。したがって、Ｌ　Ｐ　Ｆは、ＷＭの専用キャッシュを
提供する共通ディレクトリにおいて使用されるものであ
る。 大型システムの多くは、′ｆＭ、在、ＩＢＭシステム／
３７０のアーキテクチャを使用している。このアーキテ
クチャにおいては、ＣＰＵは実／絶対アドレスモートと
仮想アドレスモードとの間でいつでもモードの切換を行
うことができ、この場合、実行中のプログラムにおける
ＣＰＵの有効な記憶装置アドレスの割込みは現に存在し
ているアドレスモードで管理される。ＣＰＵのアドレス
指定モードは、仮想モード（たとえば、ＳＴＯ又はＳＴ
Ｏ識別子を伴う仮想アドレス）と実モード（たとえば、
ＳＴＯ又はＳＴＯ識別子を伴わない実アドレス又は絶対
アドレス）との間でいつでもモードの切換ができる。ア
ドレス指定のこの切替可能なタイプは“Ｓ／３７０論理
アドレス指定′″と呼ばれ、ＤＡＴモードピットと呼ば
れる２８ｗビット５で管理される。 本実施例では、有効なキャッシュディレクトリエントリ
の各々はそのエントリを生成した要求の使用したアドレ
スモードを示す。このようにして示されたアドレスモー
ドは、キャッシュディレクトリの現在の状況についてデ
ィレクトリエントリごとに変えることができる。 本実施例においてＣＰＵによる階層のアクセスは、複数
の専用キャッシュにおいてＣＰＵの要求したデータを含
む最下位（最高速）のキャッシュに対し行われる。たと
えば２つの専用キャッシュＬ１及びＬ２か存在する場合
は、いずれのキャッシュにおけるヒツトはアクセス経路
においてＴＬＢ（１）使用を避ける。すなわちＬｌがミ
スでＬ２がヒツトだと、データアクセスオペレーション
において’Ｉ’　Ｌ　Ｂの関与は回避される。 好適な実施例では、各共通ディレクトリエントリは■、
ＰＦフィールド及び論理アドレス表示フイ−ルドの他に
多数のフィールドを有している。たとえば、無効（Ｉ）
フィールド、ＳＴＯ又はＳＴＯ識別フィールド、変更（
ｅＨ）フィールド、及びＤＡＴオン／オフ・フィールド
である（ＤＡＴオン／オフ・フィールドは、ＤＡＴオン
／オフ機能を付加的に遂行するためにＳＴＯフィールド
が一意的に制御されない場合である）、（たとえば、Ｓ
ＴＯの値ゼロは、関連する論理アドレスが実アドレス又
は絶対アドレスである特別な場合を示すのに使用でき、
これでＳＴＯの値ゼロがアドレス空間識別子になるのを
防止する。） その他のフラグフィールドは関連するラインについての
特定の状態を識別するためにディレクトリエントリに付
加することができる。たとえば。 ＭＰ中のキャッシュディレクトリにおける排他的／読取
専用（ＥＸ）フィールドや、ＭＶＳ環境における共通仮
想記憶装置領域を取扱うための共通ビット（ｅ）である
。 ■フィールドはディレクトリエントリが複数のどこかの
キャッシュに何らかのデータがあることを表オ）すかど
うかを示すものである。もしこれがオンなら、エントリ
は有効なデータを表わさないことを示し、これがオフな
ら、エントリは少すくとも上位レベルのキャッシュに有
効なラインがあることを表わすのを示す。ＣＨフィール
ドはディレクトリエントリによって表わされたデータが
複数のキャッシュのいずれがで書き換えられた（すなわ
ち変更された）か否かを示すものである。もし、これが
オンなら、表示されたデータは変更されたことを意味し
、これがオフなら、有効なラインは不変であることを意
味する。ＥＸフィールド（通常は単一ビット）は次のこ
とを示すためＭＰのキャッシュディレクトリで使用され
る。すなわち、エントリによって表わされるラインは排
他的なＣＩ）　Ｕのアクセスについて一時に単一のキャ
ッシュだけに存在しつるのかどうか、又は板数のＣＰ　
Ｕによる共有アクセスを可能とするためそのラインを複
数のディレクトリで同時に表示できるがどうかを示すた
めである。 要求された論理アドレスの中央部から取得された中位の
ビットは、共通ディレクトリ及び各キャッシュにおける
可能なコングルエンスフラスを選択するための選択アド
レスとして使用される。各コングルエンスフラスにおけ
る全てのセットアソシアティブなエントリのロケーショ
ンはあらかじめ定められており、これらは、そのコング
ルエンスフラスがアクセスされたとき可能なエントリと
して読み取られる。 可能なエントリの各々の読取りにおいて、■フィールド
、アドレス表示フィールド、ＬＰＦフィールド、その他
のエントリフィールドのロケーションもあらかじめ定め
られている。 各々の可能なエントリにおけるＩフィールドは、要求さ
れたラインが最高位のレベルのキャッシュに存在するか
どうか（すなわち有効かどうか）を調べるために検査さ
れる。もしＩフィールドが。 選択されたコングルエンスフラスの全てのエントリにお
いてオンであるとき、要求ラインは、どの専用キャッシ
ュにもなく、キャッシュミスが示される。そうして、ミ
スの生じたその要求についてキャッシュディレクトリの
エントリが割り当てられる。新しいディレクトリエント
リのコングルエンスフラスはその要求アドレス中の中位
のビットによって決まる。そのコングルエンスフラス内
におけるそのエントリに関するセットアソシアティブな
ロケーションの１つがキャッシュディレクトリの１、Ｒ
Ｕ置換回路によって割り当てられる。そのエントリにお
けるＩフィールドがセットされて。 エントリの内容が生成される。これは、割り当てられた
フィールド及びサブフィールドと共にＬＰＦを含む。こ
れらのフィールドで、最上位のキャッシュにある要求さ
れたライン、及び各々の下位のキャッシュにあるそれぞ
れのその部分についてのロケーションの割当てを決定す
る。同時に要求されたラインの取出し信号が主記憶装置
に送られる。取り出されたライン及びその要求された部
分は全てのキャッシュの割り当てられたロケーションに
コピーさ九る。この主メモリライン取出しは、Ｔ　Ｌ　
１３から出力された変換後のページアドレスと、通常の
方法で要求されたページを定める要求された論理アドレ
スから下位グループのビットとを使用して行われる。 もしＣＰＵの要求が、■フィールドが少なくとも１つの
可能なエントリにおいてオフであることをみつけると、
その要求されたデータは上位のキャッシュに存在しつる
のであり、また１つ（もしあればそれ以上）の下位のキ
ャッシュに存在しうるのである。次に、アドレスモード
Ｍ諏又はフィールドが各有効エントリごとに調べられ、
そのエントリの表示しているアドレスが実／絶対又は仮
想なのかをみる。もしエントリの表示している論理アド
レスが仮想アドレスなら、そのＳＴＯ（又は５ＴＯ３’
ｌ別子）フィールド及びその論理アドレス表示フィール
ドがＣＰＵのＳＴＯ（又はＳＴＯ識別子）及びその論理
アドレスにおける上位グループのビットと、それぞれ比
較される。もしエントリの論理アドレスが実／絶対アド
レスなら、ＳＴｏはその比較においていかなるアドレス
空間名をも定めず、実／絶対標識として働くだけである
。 もし比較されたフィールドが、有効な考えつるエントリ
について一致すれば、それについてキャツシュヒツトが
存在する。 このキャツシュヒツトしたエントリにおいて、次のこと
を調べるためＬＰＦを検査しなければならない。すなわ
ち、もしあれば要求されたデータがどの下位レベルのキ
ャッシュに含まれているのかと、そのコングルエンスフ
ラスにおけるセットアソシアティブなロケーションであ
る。これを行うため、その中位グループの次の下位ビッ
ト（又は所定の一群のビット）も要求論理アドレスから
取得される。これは、読み取られた各エントリのＬＰＦ
内において正しいサブフィールド（及びもしあればサブ
・サブフィールド）を捜すためである。このサブフィー
ルドのはじまりのところにある存在ビットは、要求され
たラインが最下位レベルのキャッシュに存在するかどう
か（すなわち。 有効かどうか）をみるために検査される。 最下位ビットグループも要求論理アドレスから取↑；ト
され、これを用いて１選択されたラインにおいて要求デ
ータを選択する。 もシ選択されたＬＰＦサブフィールドにおけるライン存
在ビットがオフなら、要求ラインは関連するキャッシュ
には存在せず、したがってその要求ラインは、その要求
データを含む最も下位のキャッシュであるより上位のキ
ャッシュにおいてアクセスされ、そのデータはこの上位
キャッシュから、下位のキャッシュにコピーされる。 ストアイン式キャッシュである下位レベルのキャッシュ
にプロセッサがデータを書き込むときは、その同じデー
タはどの上位キャッシュにも書き込まれない。しかし、
各上位キャッシュが“ストアスルー”式のキャッシュで
あれば、１つのラインがその下位レベルのキャッシュか
ら追い出されるときは、それは各上位レベルのキャッシ
ュ及び主記憶装置に記憶されることとなる。 ディレクトリにおいてキャツシュヒツトがあって、ＴＬ
Ｂのミス及びＤＡＴのオペレーションが生ずる場合でも
、そのキャッシュのアクセスは。 ＤＡＴオペレーション又はＴＬＢオペレーションに関与
せずに（待たずに）前述と同様にして行われる。”ｌ’
ＬＢミスについてのＤＡＴオペレーションはキャッシュ
アクセスオペレーションと並行して行われる。上位キャ
ッシュはＴＬＢが保持できる変換よりも多くのページか
らのラインを保持できる。というのは、少なくとも最上
位のキャッシュにおいて現に利用できるラインを含むペ
ージについて変換がそのＴＬＢに存在しないことが多い
からである。ＣＰＵの要求に対してＤＡＴ及びＴＬ　Ｂ
が機能している間に、その同じ要求データはそれをイＪ
°する最下位レベルのキャッシュからＣＰＵに転送する
ことができる。 したがって、要求データはそれが利用できる最下位の（
最高速の）キャッシュでアクセスされる。 専用キャッシュレベルが２つの場合を例にしてこれを説
明する。１つのライン存在フィールド（Ｉｌ’Ｆ）はそ
のディレクトリにおける各エントリに含まれる。これは
次のことを示すためである。 すなわち、■、１のヒツトがいつ生じたのかの判断を助
けろ目的で、もしあればどのＬ２部分（すなわち、Ｌ２
ディレクトリエントリに表示されたＬ２のサプライン）
がＬ１キャッシュのプロセッサにとって利用できるのか
を示すためである。各ＬＰＦはＬ２キャッシュにおける
各ラインについて複数のサブフィールドを有する。Ｌ２
の各サブフィールドは、そのアドレス指定されたＬ２ラ
インにおけるＬ２サプラインを表わす。このＬ２ライン
は■、■キャッシュにおけるＬ１ラインにコピーできた
ものであり、上記Ｌ２サプラインはＬ１キャッシュ上で
１つのし１ラインとなる。もしセットアソシアティブ式
のＬ１キャッシュを使用すれば、ＬＰＦもまた１つのＬ
ｌのビン番号を有する。 これは要求データを含むことのできるアドレス指定され
たＬｌのコングルエンスフラスにおけるセットアソシア
ティブなロケーションを選択するためである。このＬｌ
のロケーションは、もし要求されたアドレスが共通ディ
レクトリ内で“ヒツト”すれば、その要求データを有す
るし１ラインを含むこととなる。共通ディレクトリが“
ヒツト″するためには、アドレスの“ヒツト″及び一意
的なＬＰＦの“ヒツト”の両方が必要である。 この２つのレベルの専用キャッシュの例では。 各ディレクトリエントリ中のＬＰＦはＬ１キャッシュに
おいて対応するコングルエンスフラスでみつかる関連す
るセットにそれぞれ対応する複数のセットから成る場合
がある。各ＬＰＦセットは複数ビットのフィールドを有
することができ、その１つのビットで、個々のＬ２サプ
ラインがＬｌのコングルエンスフラスに存するかどうか
を表わし、そのＬＰＦセットにおける組合せ的な残りの
ビットで、個々のＬ２サプラインを含む特定のセットア
ソシアティブなＬ１ラインを表わす。 個々のＬ２サプラインについてのＬＰＦはそのアドレス
指定されたＬｌのコングルエンスフラスの任意のセット
アソシアティブなラインを表わすことができ、このクラ
スにはそのＬ２サプライ゛ンがコピーされている（Ｌ２
サプラインは１つのＬ１ラインとなる）。Ｌ２サプライ
ンのコピーは。 Ｌ２キャッシュからＬ１キャッシュにおいてＬＲｌｌで
選択されたセットアソシアティブなロケーションへのサ
プラインの取出しによって行われる。 他の実施例では、１つのＣＰＵについて３つの専用キャ
ッシュＬ１、Ｌ２、及びＬ３が存在する場合、共通ディ
レクトリエントリにおけるＬＰＦは基本的にはＬ２及び
ＬｌのサプラインのロケーションならびにＬ３のサブサ
プラインのロケーションを表わす、この例ではＬ３が最
上位である。 共通ディレクトリの各エントリにおけるＬＰＦは、Ｌ２
ラインのロケーショ・ンに呪に存するそのＬ３サプライ
ンの存在を表わす一連のＬＰＦサブサブフィールドする
。これらは、Ｌ３からＬ２へのサプラインの取出しの際
にセットされる。この取出しには選択されたＬ３サブフ
ィールドを選択されたＬ２ラインのロケーションにコピ
ーすることが含まれる。各ＬＰＦサブサブフィールド２
存在フラグビットを有し、このフラグで、そのＬ３サプ
ラインがＬ２にコピーされたか否かを示す。各ＬＰＦサ
ブサブフィールド２セツ１−アソシアティブを有し、こ
れで、アドレス指定されたＬ２のコングルエンスフラス
におけるセットアソシアティブなロケーションを示す。 各ＬＰＦのＬ２セットアソシアティブサブフィールドは
さらにＬｌに存在するそのＬ３サブサプラインに対応す
る一連のＬ３アソシアティブサブサブフィールドを有す
る。 各１、Ｉ）　ＦサブサブフィールドはＬ１存在フィール
ドを有し、これで、Ｌ３サブサブフィールドがＬｌにコ
ピーされたかどうかを示す、各ＬＰＦサブサブフィール
ドはさらにＬ１セットアソシアテイブフラクビットを有
し、これで、アドレス指定された！、１のコングルエン
スフラスにおけるセットアソシアティブなロケーション
を示す。したがって、各ｒ、３サブサブフイールドはＩ
、３サブサプラインの倍数であり、そのうちの任意の１
つをＬｌの１−）のラインロケーションにコピーできる
。もしＬ３サブサブフィールドの設定が要求されたサブ
サプラインがＬｌになくＬ２あることを示したときは、
そのサブサプラインはＬ３からではなくＬ　２から取り
出される。というのは、ＣＰＵの要求したデータを最も
速くアクセスできるのはこのやり力だからである。すな
わち、Ｌ３からＬ２へのコピーは異なるキャッシュミス
について早い時点でなしつる。しかしながら、Ｌ３サブ
サブフィールドが、要求されたＬ３のサブサプラインが
ＬｌにもＬ２にもないということを示したときは、その
サブサプラインはＬ３がらＬ２及びＬ２の両方に取り出
される。 専用キャッシュのレベル数は理論的にはもっと増やすこ
とができる。ただし、専用キャッシュのレベル数が増え
るにつれて、ＬＰＦの複雑さは指数的に増大する。 本実施例によれば、同じＣＰＵの要求についてＴＬＢの
変換アクセスを並行して行いながら、切換可能な論理ア
ドレスを使ってＣＰＵは自身のキャッシュをアクセスす
ることができる。 共通ディレクトリキャッシュシステムを適切に機能させ
るため、シノニム及び相互間合せディレクトリ（Ｓ／Ｘ
Ｉ）構成を設ける。シノニムディレクトリ（Ｓ）は各Ｃ
ＰＵごとに設けられ、そのＣＰＵが多重プロセッサ（Ｍ
Ｐ）システムに設けられる場合は相互間合せディレクト
リ（ＸＩ）として機能する。ＴＬＢミスの際、ＴＬＢか
ら出力される実／絶対アドレスは１つのコングルエンス
フラスをみつけるためＳ／ＸＩディレクトリをアドレス
指定するのに使用される。このコングルエンスフラスは
セットアソシアティブなエントリを含む可能性のあるも
のである。Ｓ／ＸＩディレクトリにおける各エントリは
共通ディレクトリにおける１つのエントリに対応するが
、（Ｓ／ＸＩ）のコングルエンスフラスはキャッシュデ
ィレクトリのコングルエンスフラスには対応しない。と
いうのは、キャッシュのコングルエンスフラスは論理ア
ドレスによってマツピングされ、一方、Ｓ／ＸＩディレ
クトリのコングルエンスフラスは実／絶対アドレスによ
ってマツピングされるからである。 ｒ、Ａ及び実／絶対アドレスが関連している場合（キャ
ッシュミスで普通に発生する）、共通ディレクトリにお
ける異なるコングルエンスフラス（ＬＡでマツピングさ
れるもの）及びＳ／ＸＩディレクトリにおける異なるコ
ングルエンスフラス（実／絶対アドレスでマツピングさ
れるもの）は異なるディレクトリにおいてみつけること
ができる。そうして、これらのディレクトリの各々にお
ける直接的に関連するセットアソシアティブなエントリ
が、個々のアドレスの上位ビットを使って。 個別的にアドレス指定されたコングルエンスフラスにお
けるセットアソシアティブな比較によってみつけられる
。 ところが、絶対アドレスが既知で対応するＬＡがわから
ない場合、又はその逆の場合がある。これは、シノニム
要求及びＸ１要求の場合である。 本実施例においてビン番号の概念はこの問題の解決のた
めに用いられる。（この概念は、次のような問題を解決
するのにも用いられる。すなわち。 使用中のＬＡに実／絶対アドレスが関与しておらず、追
出されるＬＩエントリに対応するＬ２サプラインをみつ
けるのにＬ２エン１−りのビン番号を使用するような、
ＬＬからＬ２への追出しを生ぜしぬるセットアソシアテ
ィブなロケーションの問題である。） Ｓ／ＸＩディレクトリにおける実／絶対アドレスを使っ
てＳ／ＸＩのヒツトエントリがみつかった後、要求され
たＬ２ラインをみつけるため（Ｓ／ＸＩ）ディレクトリ
でＳのヒツト又はＸＩのヒツトを有する要求されたセッ
トアソシアティブなエントリをみつける目的で、（Ｓ／
ＸＩ）エントリの各々にビン番号を設ける。論理アドレ
スの中位のフィールド及びＳ／ＸＩエントリのビン番号
フィールドは、コングルエンスフラスと、Ｓのヒツト又
はＸＩのヒラ１への有するＳ／ＸＩディレクトリと関連
するＣＰＵの共通ディレクトリにおいて要求エントリが
存在するセットアソシアティブなロケーションとを定め
る。ヒツトしたＳ／ＸＩディレクトリについてのビン番
号及びＣＰＵｍ別子で、共通ディレクトリにおける正し
いＬ２のセットアソシアティブなエントリをみつけるこ
とができる。そのエントりからのＬＰＦはＸＩで誘導さ
れる迫出しに関してＬＩにおける要求エントリをみつけ
るのに使用することができる。そうして、このＬ　１３
　Ｆのピッ１−を調べて、要求データを含む次の下位レ
ベルのキャッシュにあるデータラインをみつける。 シノニムのヒツトと相互問合せのヒツトとの違いは、そ
の特定の要求をしたＣＰＵと関連するＳ／ＸＩディレク
トリにおいてヒツトが生じたのか、又は別のＣＰＵに関
連するＳ／ＸＩディレクトリにおいてヒラ１−が生じた
のかによって決まる。すなわち、前者ならシノニムのヒ
ツトであり、後者なら相互問合せのヒツトである。単一
プロセッサ（ＵＰ）では、ＣＰＵの要求に対してシノニ
ムディレクトリとして働き、チャネルの要求に対しては
ＸＩデイレクトりとして働くただ１つのＳ／ＸＩディレ
クトリが存在する。 要求元のＣＰＵと関連するＳ／ＸＩディレクトリにおけ
るシノニムのヒツトの場合、要求ＬＡにおける弁別ピッ
ト（たとえば、ビット２４）で、検出されたＬ２ライン
における特定のＬＩエントリをみつける。Ｓ／ＸＩディ
レクトリにおける相互問合せのヒツトの場合、そのヒツ
トを受けたＣＰＵのキャッシュにおいて検出されたＬ２
ラインにおいてヒツトした全てのＬＩラインの無効化又
は追出しが要求される。無効化は、読取り専用又は排他
的なキャッシュに保持された不変のラインが排他的な要
求でヒツトした場合に生じる。また。 追出しは、変更されたＬＩが排他的な要求でヒツトした
場合に生じる。読取り専用の要求でヒツトしたＬＩライ
ンについては、無効化又は追出しは要求されない。これ
は、そのＬＩラインが読取り専用キャッシュに保持され
ていたか又は排他的なキャッシュに保持されていたかを
問わない。ただし、もし排他的に保持されていた場合は
、読取り専用状態に変更される。 ここで本明細書中で使用する用語及び略語について説明
しておく。 ＡＡ：絶対アドレス ＡＡは接頭部ハードウェアを具備するＣＰＵによってＲ
Ａから形成される６複数のＡＡは多重プロセッサにおい
て使用される。 ＡＣＦニアドレス制御フィールド ＡＣＦはＣＰＵによって供給されるフィールドで、ＣＰ
Ｕが実アドレスを要求しているときはゼロの値を有し、
ＣＰＵが仮想アドレスを要求しているときは非ゼロのＳ
ＴＯ値を有する。 アドレス連結 たとえば“ＳＴＯ（５〜１９）＋ＬＡ（１〜１１）”と
いう表現は、ＳＴＯの１５ビツトとＬＡの１１ビツトが
連結されて２６ビツトの２進値を形成することを意味す
る。 へＧニアドレス生成　　゛ 有効アドレスを生成するためのアドレス演算。 通常はオペランドアドレスについての基底、指標及び変
位の和である。 ＢＣＥ　：バツファ制御エレメント ＢＣＥはＣ，Ｐ　Ｕの一部であってキャッシュアレイ、
そのディレクトリ、ＴＬＢ　（又はＤＬＡＴ）及びその
制御論理を含む部分である。 ビン（ｂｉｎ）番号 共通キャッシュディレクトリにおける１つのＬ１エント
リに対応するし１制御アレイの各エントリにおける１つ
のフィールド。これで、そのＬ１ラインを含むＬ２ライ
ンのその部分を有する共通ディレクトリにおいてセット
アソシアティブなロケーション（Ａ、Ｂ、Ｃ又はＤ）を
みつける、ビン番号を使って、変更されたＬ１ラインか
らＬ２キャッシュへの追出しを制御する。たとえば、Ｌ
１キャッシュミスの後、又は他のＣＰＵからの相互間合
せ要求の後である。 キャッシュ ＣＰＵに近接して配置された高速のバッファであり、主
メモリから最も最近に取り出された命令又はオペランド
を含む゛′データライン”を記憶する。キャッシュに取
り出される１つのライン（又はブロック）は、ＣＰＵの
要求した主メモリからの命令又はオペランドのすぐ近く
のアドレスの多数の命令又はオペランドを含む。パ専用
キャッシュ”は、多重プロセッサシステムにおける相互
間合せ要求の場合を除き、１つのＣＰＵに専用されるも
のである。 Ｃ１０：追出し　　　　　。 キャッシュから追い出されたライン ＣＭＰ　：比較 ハードウェアによる比較回路。 ＤＡＴ：直接アドレス変換 ＤＡＴはプログラム状況ワード中のビット５によって、
そのオン／オフが切り換わる。 ＬＡ：論理アドレス ＣＰＵによって供給される任意のアドレス。ＲＡ（すな
わち変換不能）又はＶＡ　（すなわち変換可能）である
、これは、ＰＳＷにおけるＤＡＴモードピットの状態に
より制御できる。 ＬＰＦ　ニライン存在フィールド 共通ディレクトリの各エントリにおけるフィールドであ
って、そのエントリによって表わされるＬ１キャッシュ
のロケーションを示すもの。 Ｌ　ＲＵ　（ｌｅａｓｔ　ｒｅｃｅｎｔｌｙ　ｕｓｅｄ
）ＬＲＵ及びＰ　Ｌ　ＲＵ　（ｐａｒｔｉｔｉｏｎｅｄ
　１ｅａｓｔｒｅｃｅｎｔｌｙ　ｕｓｅｄ）アルゴリズ
ムで、キャッシュディレクトリに現に存しない新たなラ
インのためのスペースをつくるためどのデータラインを
追い出すべきかを判断する。追い出されたラインについ
てのキャッシュディレクトリエントリは無効化されて、
そのエントリは新しいライン用として再び割り当てるこ
とができる。 ＲＡ：実アドレス ＣＰＵは変換を使用しないＤＡＴオフのＲＡを供給する
。ＣＰＵはＤＡＴオンのＶＡを供給する。 これが変換されてＲＡが生成される。 ＳＡ：記憶装置アドレス 主記憶装置においてオペランド又は命令についてＣＩ）
　Ｕによって発行されるアドレスＳＴＯ：セグメントテ
ーブル源 ＳＴＯのビットは１次及び２次の記憶装置モードでＣＲ
Ｉ又はＣＲ７（ビット５ないし１９）から得られる。 Ｔ　ＲＡ　Ｄ　：変換されたアドレス 現在又は過去のＤＡＴオペレーションの結果としてＤＡ
Ｔ又はＴＬＢから得られる。 ＴＬＢ：変換索引緩衝機構（ＤＬＡＴ：ディレクトリ後
読みテーブルと呼ばれる場合もある）ＵＴＲＡＤ：変換
されないアドレス ＣＰＵによって要求された有効アドレス、ＶＡ又はＲＡ
である。 ｖＡ：仮想アドレス ＣＰＵはＤＡＴオンのＶＡを生成する。 汎用データ処理システムの性能を落とす主な原因は、い
わゆる゛記憶装置のペナルティ′″である。 これは１次のような場合に生ずるものである。すなわち
、命令又はオペランドデータの取出しのために主メモリ
へのアクセスタイムが数マシンサイクルよりも長くプロ
グラムを通常に実行する場合である。記憶装置のペナル
ティは仮想記憶を用いる汎用データ処理システムではコ
スト的にもますます不利になる。というのは、仮想アド
レスから実アドレスへの直接アドレス変換（ＤＡＴ）を
遂行するために使用されるテーブルをアクセスするのに
主記憶装置の参照が何度も必要となるからである。ＤＡ
Ｔを行った後、結果としての実アドレス（ＲＡ）はＣＰ
Ｕに対し既知となり、主メモリにおける記憶／取出しオ
ペレーションを処理することができる。 記憶装置のペナルティを減するためのメカニズムは様々
考え出されてきた。よく使われるのは次のものである。 すなわち、キャッシュ、キャッシュディレクトリ、及び
ＴＬＢである。これらのメカニズムは″参照の局所性”
の原理と呼ばれる十分に確立された原理に基づいている
。簡単にいえば、いったんデータのエレメント（命令又
はオペランド）がメモリから要求されれば、１ラインの
データはそのデータエレメントを含んでアクセスされる
ということである（その他のデータエレメントはそのエ
レメントのすぐ近くのアドレスのところに存するのであ
る）。したがって、その他のデータエレメントはＣＰＵ
によってすぐに参照される可能性が高い。 １つのデータラインが主メモリからキャッシュに入れら
れると、そのライン内に含まれるデータエレメントにつ
いての次の参照はキャッシュで行われるので、記憶装置
（主メモリ）のペナルティを避けることができる。 従来のキャッシュシステムは２以上のレベルの記憶階層
で設計されているものがある。たとえばＬｌ及びＬ２に
よるキャッシュ階層構成が使用されている。そのような
階層においては、ＣＰＵはまず、Ｌｌのディレクトリに
おいてＣＰＵの要求したデータをみつけようとする。そ
のデータがＬｌにないときは（すなわちＬｌのミス）、
ｃｐｕはＬ２においてそのデータをみつけようとする。 Ｌ２でミスが生じると、主メモリ　（Ｌ３）からの取出
しが必要となる。Ｌ２でヒツトが生じれば。 記憶装置のペナルティはＬ２ミスの場合に比べて大幅に
減る。 ここでは２つの実施例を示す、これら２つの実施例の違
いは、ディレクトリにおけるエントリに表示されたアド
レスが変換可能なものとそうでないものとについてその
エントリに差異を設ける方法にある。第１の実施例（第
１図ないし第３図）は各エントリにおいてゼロ又は非ゼ
ロのアドレスフィールド（ＡＣＦ）を用いて（ここで非
ゼロのＡＣＦはＳＴＯの値である）変換可能なアドレス
と変換不能なアドレスとを区別する。第２の実施例（第
１１図及び第１２図）は、Ｃ，ＰＵの現ＰＳＷ中のＤ　
Ａ　１”オン／オフ・フィールドを各エントリのアドレ
ス制御フィールド（ゼロ又は１の値）としてｓ”ｒｏの
他に用い、変換可能なアドレスと変換不能なアドレスと
を区別する。 これらの実施例は両方とも、ＣＰＵに専用の２レベルの
キャッシュにあるデータをアクセスするため、“共通キ
ャッシュディレクトリ（ｅＣＤ）”を有している。この
ＣＣＤは、どの“ラインデータ″が現にＬＬ及び■、２
の両方に存在しているのかを“覚えて″いるものである
。ＣＯＤが有するのは、以前に要求されたＣＰＵのアド
レスについての変換されないアドレスビットだけである
。要求データを有するラインがＬｌ又はＬ２にあるかど
うかをみるため、ＣＣＤ内の“局所的な探索”がハード
ウェアで実行される。もしそうなら、ＣＯＤはアドレス
指定されたオペランドをＬＬ（Ｌｌで利用可能なら）か
らＣｒｔ、Ｔにゲートする信号を生成し、そうでないと
きは、アドレス指定されたオペランドをＬ２（Ｌ２で利
用可能なら）からＣＰＵにゲートする信号を生成する。 共通キャッシュディレクトリは、ＣＰＵが変換可能及び
変換不能な論理アドレスのタイプの両方を要求しつる従
来のキャッシュ機端に共通した問題をなくすことができ
る。たとえば、ＴＬＢ及びＬｌは、これまで、変換され
ない論理アドレス（仮想アドレス又は論理アドレス）の
ビットでアドレス指定されるアレイを具備したもので、
またＬ２は変換された論理アドレス（実アドレス又は論
理アドレス）のビットでアドレス指定されていた。しか
し各レベルのキャッシュは、これまで、変換された（実
／絶対）アドレスフィールドだけを代表的に含むキャッ
シュディレクトリを有するものであった。キャッシュの
ヒツトは、要求された論理アドレスが実アドレスでない
ときは変換可能な論理アドレスが完成された変換を有す
る後でしか決定できなかった。この場合、ＴＬＢは）＜
イバスされていた。したがって、Ｔ　Ｌ　Ｂ内の比較及
び選択の論理は、仮想アドレスに基づいており、Ｌ１キ
ャッシュディレクトリ内（及びＬ２キャッシュディレク
トリ内）の比較及び選択の論理は。 アドレス変換が完了するまで待たねばならなかった。 キャッシュのヒツトを判断するのに同じアドレスの変換
された及び変換されない形式の両方を必要とするこの従
来のやり方は、仮想アドレスと実アドレスとを″゛分類
″するため、及びそれに応じてキャッシュシステム内の
アドレス指定経路を変更するための従来のハードウェア
を非常に複雑にしていた。 本発明の共通キャッシュディレクトリ（ｅＯＤ）は交換
ｏｒ能な論理アドレスの形式は１つだけであり、それは
、Ｌｌ及びＬ　２の両方をアクセスするためのＣＰＵの
要求した全てのアドレスについて変換されない形式であ
る（それが変換可能であると否とを問わない）。共通キ
ャッシュディレクトリは、■、１ディレクトリ、１．２
デイレクトリ、及び’ｌ’　ｌ−１１３の一定の機能を
組み合せたものである。 天際のタイプとは関係なく各論理アドレスの要求された
形式は、変換することなく（１）共通キャッシュディレ
クトリのエントリ内におけるキャッシュオペレーション
、及び（２）共通キャッシュディレクトリ、ＬＬキャッ
シュ、Ｌ２キャッシュ及びＬ１制御アレイをアドレス指
定するためのキャッシュオペレーションの両方において
一律に使用される。可変アドレスについてのこの単一の
形式によれば、キャッシュのアドレス指定機構は簡単に
なり、またアレイが統合整理されることでハードウェア
の経済性も向上し、さらに、重要なキャッシュ経路にお
けるハードウェアも減らせるので、キャッシュのサイク
ルタイムが減る。 第１図において、変換可能及び変換不能なアドレス間の
切替のための回路を示した。アドレスのタイプはアドレ
ス制御フィールド（ＡＣＦ）２８に示される（これは論
理アドレスレジスタ３０と関連している）。非ゼロのＡ
ＣＦ値で、レジスタ３０に変換可能なＬＡがあることを
示し、ゼロのＡＣＦ値で、変換不能なＬＡがあることを
示す。 変換されないアドレスだけを表示するという独特の構成
は、共通キャッシュディレクトリに設けられる。キャッ
シュのアクセスからアドレス変換をなくしたことで、Ｌ
１キャッシュ及びＬ２キャッシュのアクセス権を獲得す
るＣＰＵからの実アドレス及び仮想アドレスの両方につ
いての高速な経路が提供される。Ｌ２のアクセスはＬｌ
のアクセスと同時に始まり、もし要求データがＬ１キャ
ッシュから取得できないときはＬ２のアクセスが完了す
る。 第１図は、変換されないアドレス及び変換されたアドレ
ス（実アドレス及び仮想アドレス）を区別する共通ディ
レクトリに設けられる特独な構成を示す図である。アド
レス制御フィールド（ＡＣｌ・゛）は、レジスタ３０に
入っている要求論理アドレスが変換されたアドレスなの
か変換されないアドレスなのかを示すようにセットされ
る。ＡＣＦ２８は、ＡＮＤゲート２１，２２．２３又は
２４の出力によってセットされる複数ビットのフィール
ドである。ＡＣＦがゼロだと、レジスタ３０にある論理
アドレスが変換（ＲＡまたはＡＡ）を要求しないことを
意味し、ＡＣＦが非ゼロだと、変換の要求を意味する。 詳述すれば、ＡＮＤゲート２３及び２４は全ゼロ信号源
１９（これはＣＰＵのマイクロコードでもよい）から全
ゼロ信号を受け取る。これらのλＮＤゲートは全て、呪
にＣＰＵの制御下にあるプログラム状況ワード（ｐｓｗ
）の１以上の制御ビットによって制御される。これらの
中には、ＤＡＴモード制御ビット５．拡張制御（ＥＣ）
モードビット１２、及びアドレス空間制御ビット１６も
含まれる。ＰＳＷとこれらのビットを含むその内容はマ
ニュアル、”　Ｉ　Ｂ　Ｍシステム／３７０の動作原理
”　（ＧＡ２２−７０００−８）に記載されている。 ＥＣモードビット１２はＡＮＤゲート２４が全ゼロ信号
を出力するか否かを制御する。ＥＣモードビット１２が
オフで基本モードを示すとき（システム／３６０のオペ
レーションと同じである）、ＡＮＤゲート２４が全ゼロ
信号を出力する。ＡＮＤゲート２３は、ＥＣモードビッ
ト１２がオンのとき（システムがシステム／３７０のア
ーキテクチャで作動していることを意味する）、全ゼロ
信号を出力する。さらに、１）ＡＴモードビット５は、
ゲート２３のオペレーションを制御するが、ゲート２３
への反転入力のため、ビット５がオフ（ＤΔ＝１’のオ
フを意味する）のとき、ゲート２３が全ゼロイ、１号を
出力する。 ケー１−２１及び２２は、レジスタ３０にある、変換を
用いる論理アドレスを示すためのゼロでない値の信号を
供給する。これらは、主メモリにおいてセグメントテー
ブル及びページテーブルの使用を要求するアドレスであ
る。ゲート２２は主メモリにおけるセグメントテーブル
を捜すためのセグメントテーブル源（ｓＴｏ）を出力す
る。ＳＴＯは、制御レジスタ（ｅＲＹ）からＡＮＤゲー
グー２２に供給される。これは、ＤＡＴモードビット５
がオン、ＥＣモードビット１２がオン、及びアドレス空
間制御ビット１６がオフで付勢される。 ΔＮ＋）ゲート２［は、ＤＡＴモードビット５がオン及
びアドレス空間制御ビット１６がオンのとき、ＣＩ乏７
からＳＴＯを出力する。 ＡＮＤゲート２１ないし２４の出力はドツトオアされて
ＡＣＦレジスタ２８への１つの信号を供給する。これは
ＳＴＯを表わすことができるものであるが、それが全て
ゼロなら（関連する論理アドレスが変換を使用せずした
がって実アドレス又は絶対アドレスであることを示す）
、この信号はＳＴＯを表わさない。レジスタ３０にある
関連する論理アドレスは有効論理アドレスで、これは、
オペランドアドレスについて計算された形である。 第２図は、１．、Ａレジスタ３０への選択的な入力を示
す図である。このうち、ＣＰＵからの論理アドレス入力
（入力ゲートピット１〜３１）はこれまで説明したオペ
レーションにおいて用いられる。 レジスタ３０への他の入力はシノニム及び相互間合せデ
ィレクトリ回路によって供給される。この回路は、ロー
カルのＣＰＵによって要求されたデータを取得するため
にＬｌがシノニムエントリをアクセスすることと、他の
ＣＰＵの要求時に無効化及び追出しを行うことの両方を
制御する。 フィールド４１ないし４９の全ては、−Ｍのマシンサイ
クルの間に、第３図のディレクトリ６０、キャッシュ６
３、制御アレイ６１、ＴＬＢ６２、Ｌ　２キャッシュ６
４．ＬＲＵ回路６７、及びＬＲＵＩＩＩｌ路６８へ同時
にゲートアウトされる。 第：３図は、第１図からの信号出力を受け取るものであ
る。第３図は、単一のディレクトリ６０を持っており、
これはＬ１キャッシュ６３及びＬ２キャッシュ６４の両
方のアクセスを制御するのに共通に働く。これらのキャ
ッシュは、プロセッサの出した記憶装置要求の間の競合
を回避するという利点を持っている。共通キャッシュデ
ィレクトリ６０はＬ１キャッシュ６３及びＬ２キャッシ
ュ６４の両方についてのディレクトリとして働くので、
個別的なキャッシュディレクトリの必要性がなくなる。 第３１４（又は第１２図）におけるキャッシュは１例で
あるが、これは次のようなものである。 Ｌ１キャッシュ６３： ６４キロバイト ４ウ工イセツトアソシアテイブ式 ％式％ （Ｌ２、Ｌ３．ＣＰＵへのバス） ″スイアイン″式 ％式％： ４ウ工イセツトアソシアテイブ式 １ライン２５６バイト １つのＬ２ラインにつき２つのＬ１ライン６４バイトデ
ータバス （Ｌｌ、Ｌ３．ＣＰＵへのバス） “ストアスルー”式 第１図、第２図及び第３図に示した実施例は共通キャッ
シュディレクトリを具備するもので、この共通キャッシ
ュディレクトリにおける各エントリは第５図に示す苅き
例示的な形式を有する。第１１図及び第１２図に示す実
施例は、第１４図に示す如き例示的な形式を有する各エ
ントリを持つディレクトリ１６０を具備している。 第１図に示す特定の出力フィールドは第１図の実施例に
ついて設けられる。これは、アドレスのサイズ、キャッ
シュのサイズ、共通ディレクトリのサイズなどに応じて
容易に変更できる。したがって、第１図では、レジスタ
３０に定められたフィールドは第３図のディレクトリ６
０、キャッシュ６３．及びキャッシュ６４における特定
サイズのアレイを収容するものである。バス４１．４３
及び４６は、その比較フィールドでディレクトリ６０に
おけるＬ２ヒツトを制御するのに使用される。選択フィ
ールド：３２はディレクトリ６０をアドレス指定するた
め、ライン４６を介して出力される。その中に特定のコ
ングルエンスフラスを選択するためである。ライン４１
を介するＡ　ＣＦ出力及び比較フィールド４３もまた、
そのディレクトリにおけるＬ２ヒツトを判断するためも
しあればそのコングルエンスフラスにおけるエントリ（
Ａ、■３、Ｃ１又はＤ）を選択する目的で、共通ディレ
クトリ６０の比較部に設けられる。ＬＰＦ選択フィール
ド３３は、Ｌ２ヒツトと判断されたときにＬ１ヒツトが
存在するかどうかを判断するため、ディレクトリ６０に
ライン４９を介して供給される。 第５図は組み合わされたディレクトリエントリの各々に
おけるフィールドを表わす図である。これらのフィール
ドは次のようなものである（なお、図中のかっこ内に示
す数字はピッ１〜数である）。 ＬＲＵフィールド： そのエントリによって表わされるＬ２キャッシュにおけ
るコングルエンスフラス中のＬ２ラインについてのＬＲ
Ｕ状況を表わすフィールドエフイールド： そのエントリによって表わされるＬ２ラインの無効／有
効状況を表わすフィールド ＥＸフィールド： Ｌ２キャッシュにおいてそのエントリによって表わされ
るＬ２ラインの排他的／読取り専用状況を表わすフィー
ルド Ｃ）Ｉフィールド： Ｌ２キャッシュにおいてそのエントリによって表ねされ
るＬ２ラインの変更／不変更状況を表わすフィールド ＣＭフィールド： ■、２キヤツシユにおいてそのエントリによって表わさ
れるＬ２ラインが共通の又は専用の仮想アドレス空間の
うちの１ページの中に入っているかどうかを表わすフィ
ールド Ａｃｔイ゛フィールド： このフィールドはそのエントリが実アドレスを表わすと
きはゼロの値を、そのエントリが仮想アドレスを表わす
ときは非ゼロのＳＴＯ値を有する。このフィールドはＣ
ＰＵの要求から導出される。エントリはそのＣＩ−’　
Ｕの要求から生成されたもので、ディレクトリの比較回
路によって使用される。 ＬＡフィールド： このフィールドは論理アドレスの上位ビットを含む。な
お、エントリはディレクトリの比較回路によってこの論
理アドレスから生成されたものである。 ＬＰＦフィールド： 各ディレクトリエントリにおけるライン存在フィールド
は、もしあればどのＬ２ラインの部分がＬ１キャッシュ
内に存在するのかを示すための６ビツトを有する。本実
施例では各ＬＰＦのビットは次のように定義されている
。 ビット位置　ビット名　　　　　　ＬＰＦの機能ｌ　　
　　　　Ｐ　　　　Ｌ２ラインのバート＃１についての
存在ビット。 ２ｂｌＬ１キヤツシユにおけるＬ２ラインの３　　　　
　　ｂ２　　　　バート＃１の位置をｂｌ及びｂ２がコ
ード化する。 ４　　　　　　Ｐ　　　　Ｌ２ラインのパート＃２につ
いての存在ビット。 ５　　　　　　ｂｌ　　　　ＬｌキャッシュにおけるＬ
２ラインの６　　　　　ｂ２　　　　パート＃２の位置
をｂｌ及びｂ２がコード化する６ ′“排他的″な割振り及び制御について選択されたデー
タの単位はこれらの実施例における１つのＬ２ラインで
ある。 ＬＲＵ６７は、これらの実施例の各々においてアクセス
される各ディレクトリエントリのＬ２・ＬＲＵフィール
ドの内容を生成する。Ｌ２・ＬＲＵフィールドは１次の
場合に、Ｌ２のコングルエンスフラスの全てのエントリ
が更新される。すなわち、そのクラスのエントリがどれ
か１つでもアクセスされた場合である。Ｌ２ミスがディ
レクトリ内で生じたときは、Ｌ２キャッシュへ入れられ
た新しいデータラインを表わすよう、新しいエントリが
ディレクトリ内に生成される。キャッシュミスの間１選
択されたコングルエンスフラスにおけろ全てのフィール
ドを検査して、ミスの発生したＣＰＵの要求について生
成すべき新しいエントリを受け取るため割り当てるべき
エントリを捜す。 このようにして、ＬＲＵアルゴリズムで、階層において
主メモリ（Ｌ３）に“追い出す″ことが必要となり得る
ディレクトリエントリを決定する（これは、新しいエン
トリの内容をディレクトリに書き込む前にこの新しいエ
ントリ用のスペースを作るためである）。Ｌ２キャッシ
ュから追出しが要求されるのは、Ｌ２がストアイン式キ
ャッシュとして動作する場合だけである。もしＬ２がス
トアスル一式キャッシュであれば、新しいエントリにつ
いてのＬＲＵの選定の後に追出しは全く必要ない。 第４図は共通キャッシュディレクトリを示す図で、ここ
には、４ウエイのセットアソシアティブ式フングルエン
スゲラスのうちの選択された１つが１例として示されて
いる。ディレクトリ６０における比較機構は４つの比較
回路７１ＡないしＤとして図示されており、それぞれ１
選択されたフングルエンスゲラス中の４つのエントリの
各々と。 ＡＣＦフィールド及びＬＡフィールド１〜１３とを比較
する。各比較回路７１は副比較回路７２及び７３を含み
、これらは組み合わされてＡＮＤ回路７４を構成する。 ＡＮＤ回路７４が１つの出力信号を供給する場合、その
エントリがキャツシュヒツト（比較一致）を有すること
を意味する。 ＡＮＤ回路７４が１つのフングルエンスゲラスの選択に
応答して出力信号を供給しない場合、そのエントリがキ
ャツシュヒツト（比較不一致）を有しないことを意味す
る。ＡＣＦ値がゼロのときは（ｅＩ）Ｕの要求が変換不
能アドレスであることを意味する）、比較一致を供給で
きるよう、ディレクトリエントリはゼロのＡＣＦ値を有
していなければならない。Ａ　ＣＦ値がゼロでないとき
は（ＡＣＦがＳＴＯであり、ＣＰＵの要求が変換可能ア
ドレスであることを意味する）、比較一致を供給できる
よう、同じ非ゼロのＡＣＦ値を有していなければならな
い。選択されたフングルエンスゲラスにおいてＬ２キャ
ツシュヒツトがあれば、ＡＮＤ回路７４ＡないしＤの出
力信号が供給される。 ＡＮＤ回路７４の反転された出力を受け取るＡＮＤ回路
８０によって、第４図においてＬ２ミス信号が生成され
る。 このようにして、キャッシュディレクトリの各比較ｐ１
路は、現在のＡＣＦ信号の制御の下で次のものの間に一
致が生ずるかどうかを判断するために自動的に機能する
。すなわち、（１）変換可能なＬＡとエントリ表示され
た変換不能なアドレス（ＵＥＲＡＤ）との間、（２）変
換可能なＬＡとエントリ表示された変換可能なアドレス
（ＴＥＲＡＤ）との間、（３）変換不能なＬＡとＵＥＲ
ＡＤとの間、又は（４）変換可能なＬＡとＴＥＲＡＤと
の間である。本実施例では、比較（１）又は（２）は、
たとえ比較されるＬＡの値が等しいとしても不一致を宣
言することが要求される。比較されたＬＡの値が等しい
場合に、比較（３）又は（４）だけが一致の宣βを行う
ことができる。したがって、要求されたＬＡと１選択さ
れたフングルエンスゲラスにおける各ＴＥＲＡＤとが異
なる変換特性を有するときは、これらが一致するかどう
かとは関係なく。 Ｌ２キャッシュミスと判断される。 Ｌ２キャツシュヒツトと判断されたときは、ディレクト
リ６０は、ＬＬキャツシュヒツトが存在するかどうかを
必ず判断しなければならない。第３図において、Ｌ１キ
ャツシュヒツトは、そのＡＮＤ回路７４の出力でＬ２ヒ
ツトが判断された場合にＬ１１ヒツト断回路７５によっ
て判断される。 判断回路７５は第１図からのＬＰＦ選択フィールド３３
（このＬＰＦフィールド３３はライン４９を介して第４
図のブイレフ１−りで使用される）を使用してＬ１キャ
ツシュヒツトが存在するかどうかを判断するのに必要な
ＬＰＦの部分を捜す。もしＬ１ヒツトが存在すれば、ラ
イン４７を介して供給されるＬＡピッ１−１８〜２５に
よってＬ１キャッシュにおいて現にアドレス指定されて
いるフングルエンスゲラス内の４つのデータラインのう
ちの正しいデータラインを選択するため、４つのＩ、１
キャツシュヒツト信号ラインＡ、Ｂ、Ｃ，又はＤのうち
の１つを介して信号が出力される。要求されたＬｌのフ
ングルエンスゲラス内における４つのデータラインＡ、
Ｂ、Ｃ１又はＤのうちの活切化された１つはこれで選択
され、要求されたハスのＱｔ位（たとえば、４つの４倍
長ワード）が、要求されたｌ、１データとして、データ
バスを介してＣＩ）　Ｕに送出される。 かくして第４図において、各回路７５はゲート７７．７
８とデコード回路７８とのペアを含む。 ゲート７６は、ＬＰＦのビット６１及び６２の第１のセ
ットを選択してデコード回路７８へ送るため、最左端の
ビット（第１のビット）Ｐによってそれが１のとき付勢
される。ゲート７７は、ＬＰＦのビット６１及び６２の
第２のセットを選択してデコード回路７８へ送るため、
最右端のビット（第２ビツト）Ｐによってそれが１のと
き付勢される。デコード回路７８は受信したビット６１
及び６２をデコードして、Ｌ１キャッシュにおいて選択
されたコングルエンスフラス中の４つ（Ａ、Ｂ、Ｃ又は
Ｄ）のうちの特定のし１データラインを決定する。 もしディレクトリ６ｏの比較オペレーションで、選択さ
れたコングルエンスフラス中にディレクトリエントリに
ついて不一致しかみつからないときは、Ｌ２キャツシュ
ヒツトは存在しない、したがってＬ２キャッシュミスが
宣言される。これは第３図のＴＬＢ６２の出力ゲートに
知らされて、ミスしたＬ２ラインの取出しについてＲＡ
　（ＵＰにおける）又はＡＡ　（ＭＰにおける）をＴＬ
Ｂから主メモリに送ることが制御される。Ｌ１ミス信号
は、デコーダ７８の反転出力を受け取るＡＮＤ回路８１
によって第３図において生成される。 第８図はＬ１キャッシュ及びデータライン選択回路を示
す図である。Ｌｌの各データセルは、この例では、６４
バイトのデータラインを有することができる。そのセル
選択ゲート８２は入力ラインＡ、１３、Ｃ１又はＤのう
ちの１つの付勢によって選択されたフングルエンスフラ
ス中の１つのセルを選択する。これらの入力ラインはＯ
Ｒ回路８６Ａ、Ｂ、Ｃ，又はＤのうちの１つの出力によ
って活動化されるもので、またこれらのＯＲ回路は。 ＬＬヒツト選択信号Ａ、Ｂ、ＣもしくはＤ又は第３図及
び第６図におけるＬ１制御アレイ６１からの追出しの選
択されたビン番号の出力によって付勢される。セル選択
ゲート８２は１選択されたデータラインから２つのタイ
プの出力を供給する。 そ九らは完全なデータラインと、ＣＰＵによって要求さ
れているそのライン中のデータ単位である。 完全な１データラインは、それがＬ２キャッシュ及び主
メモリ（Ｌ３）に追い出されたときに要求される。この
転送は連続する２つの６４バイトブロツクで行われる。 これらのブロックの各々はＬＡビット１８ないしＬ２５
を使って別々のＬ１サイクルを必要とする。選択された
データライン中のデータ単位はそれがＣＰＵによって要
求された場合に必要となるもので、ＬＡビット２５によ
って、選択されたデータライン内においてアドレス指定
されデータバスを介してＣＰＵに出力される。 第９図は、Ｌ２キャッシュ及びＬ２２データライン択回
路を表わす図である。Ｌ２の各データセルはこの例では
６４バイトのバス単位を含むことができる。セル選択ゲ
ート８３は入力ラインＡ、Ｂ、Ｃ又はＤのうちの１つを
付勢することによって、選択されたコングルエンスフラ
ス中の１つのセルを選択する。これらの入力ラインはＯ
Ｒ回路８７Ａ、Ｂ、Ｃ又はＤのうちの１つの出力によっ
て活動化される。これらのＯＲ回路は、第４図からのし
２ヒツト選択信号Ａ、Ｂ、ＣもしくはＤ、又は第３図に
おけるＬ２・ＬＲ１Ｊ回路６７からの追出しＬＲＵ選択
信号の出力によって付勢される。 セル選択ゲート８３は選択されたデータラインから２つ
のタイプの出力を供給する。それらは完全な１ラインと
、ＣＰＵによって要求されたそのライン中のデータ単位
である。完全な１データラインはそれが主メモリ（Ｌ３
）に追い出される場合に必要となる。（Ｌ２キャッシュ
からの追出しはＬ２がストアインキャッシュ式として働
く場合にのみ必要である。もしＬ２がストアスル一式な
ら。 新しいエントリについてのＬＰＵの選定の後、追出しは
全く必要ない。）選択されたデータラインのし１部分は
、データバスを介してＬ１キャッシュからＬ２キャッシ
ュへ追い出されるＬ１ラインを受け取るため１選択され
たＬ２データライン内でアドレス指定する必要がある。 Ｌ２の転送は６４バイトのデータ単位で行われる。 第３図において、Ｌ２キャッシュミスが生じるまではＴ
ＬＢ６２からの出力は全く必要ない、ＴＬ　Ｉ３は、同
時にＣＩ）　Ｕが直前に要求した“実アドレス″（又は
“′絶対アドレス″）及び゛′仮想アドレス″′の両方
についてのページフレームアドレスを記憶する。ＴＬＢ
のコングルエンスフラスは各ＣＰＵの要求した論理アド
レスのビット１２ないし１９によってアドレス指定され
る。そのクラスの全てのエントリはＡＣＦ及びＬＡＩな
いし１１と比較される。もしこれらの比較が一致、要求
アドレスがＴ　Ｌ　１３に含まれていれば、そのページ
フレームの実アドレスがＴＬＢからＣＰＵにすぐにわか
って、主メモリがアクセスされるので、“長い経路″の
Ｄ　Ａ　”ｌ”の待ちサイクルが回避される。 ’ｌ’　Ｌ　Ｂは、各々の要求ＬＡアドレスごとに、そ
れが変換可能ＬＡ（すなわちＶＡ）であるか変換不能Ｌ
Ａ（すなわちＡＡ）であるかを問わず１つのエントリを
生成する。ところで、１°ＬＢ６２は真のＴＬＢではな
い、何故なら、真のＴＬＢは変換可能なアドレス（すな
わちＶＡ）１．、か含んでいないからである。換言すれ
ば、ＴＬＢ６２中のエントリにおけるＬＡフィールドは
ＶＡでもＲＡでもよい。しかし、ＴＬＢ中の全てのエン
トリにおけるＡＡフィールドは、ＴＬＢが単一プロセッ
サにおいで存在するか又は多！１（プロセッサにおいて
存在するかに応じて、それぞれＲＡ又はＡＡ＋、か含ま
ない。 ’Ｉ’　Ｌ　１３アレイは通常のＴＬＢオペレーション
で要求されるように、エントリごとに、有効論理アドレ
ス部を記憶する。′ｒＬＢの有効なエントリは、各々、
ページ絶対アドレス（ＡＡ）も含んでいる。 バス４４を介する第１図からのＬＡビット１２ないし１
９は１つのＴＬＢのコングルエンスフラスを選択する。 さらに、バス４１はＡＣＦフィールドを’Ｉ’　Ｌ　Ｂ
　６２に供給する。これは、通知されたＡ　ＣＩ’とＴ
ＬＢの各エントリにおいて表示されたＡ　Ｃ［”との比
較を行うためである。キャッシュディレクトリ比較回路
と同様、ＴＬＢ比較回路は、ＡＣＦ信号の制御の下で次
のものの比較を制御するよう自動的に作動する。すなわ
ち、（１）変換不能なＬＡと変換可能なエントリ表示さ
れたアドレス（”ｌ’　Ｅ　ＲＡ　Ｄ　）との間、（２
）変換可能なＬＡと変換不能なエントリ表示されたアド
レス（ＵＥＴＲＡ　Ｄ　）との間、（３）変換不能なＬ
Ａと変換不能なＥＡとの間、又は（４）変換可能なＬＡ
と’ｒ　Ｅ　ＲＡＤとの間である６本笑施例では、比較
されるＬＡの値が等しい場合でも、上記のケース（１）
及び（２）については不一致を宣言することが要求され
る。比較されるＬＡの値が等しい場合、上記ケース（３
）又は（４）だけが一致を宣言することができる。 したがって、’Ｊ施例に基づく手法で検出される一致条
件の場合だけＴＬＢヒツトと判断される。この一致条件
は１選択されたコングルエンスフラスにおける”１’　
Ｅ　ＲＡ　Ｄがレジスタ３０にある要求されたＬＡに等
しい場合に要求されたＬＡと各ＴＥＲＡ　ｌ）が同じ変
換特性を持っているときだけである。要求されたＬＡと
１選択されたコングルエンスフラスにおける各ＴＥＲＡ
Ｄとが異なる変換特性を持っている場合は、たとえ１“
Ｅ　ＲＡ　Ｄがレジスタ３０にある要求されたＬＡに等
しいとしても、本実施例の下では、ＴＬＢミスと判断さ
れる。 Ｌ２キャッシュミスの際、”ｌ’ＬＢは１つのアドレス
（ＲＡ又はＡＡ）を出力するにのアドレスはミスの発生
した１、２データラインを取り出すため主メモリＬ３に
送られる。ＴＬＢはこれを行う前に、要求されたＬＡに
ついて１つのエントリを含んでいなければならない。こ
れは１つのコングルエンスフラスを捜すためのＬＡと、
そのエントリを調べるためのＡＣＦ及び上位のＬＡビッ
トとを使って探索される。選択されたＴＬＢのコングル
エンスフラスにおける全てのエントリが不一致を生じた
ときは、要求されたＬＡはＴＬＢにおいては全くエント
リを有さず、Ｔ　Ｌ　Ｂミスが宣言される。次に、ＴＬ
Ｂの［つのエントリが、その要求されたＬＡについて生
成される。しかし、このＬＡはそれがＶＡである場合に
のみ交換を要求し、この変換を実行するため、ＬＡはＣ
ＰＵのＤＡＴ回路に送られる。この場合、ＣＰＵはその
エントリを完成するためこの変換を持たねばならず、ま
た変換されたアドレス（このアドレスで、要求されたＩ
、２データラインを主メモリから取り出すことができる
）を有していなければならない。しかしなから、Ｌ３の
取出しが行われている間にＣＰＵか別のＬ２キャッシュ
データラインを要求する別のアドレスを有する場合は、
ＣＰＵはＴＬＢオペレーションと並行して作動すること
ができる。 第１０図は、第３図の実施例で使用されるＴＬＢ回路の
詳細を示した図である。これは２ウ工イセツトアソシア
テイブ式のもので、コングルエンスフラスのうちの１つ
が現ＬＡビット１２ないし１９によって選択される。こ
の回路は１選択されたコングルエンスフラスから出力さ
れる２つのセルをそれぞれ受け取るセル選択比較回路８
３Ａ及びＢを有する。セル選択比較回路８３の各々は第
４図の回路７１と内部的には同一のもので１回路８３の
各々は出力信号をそれぞれのゲート８４Ａ又はＢに供給
することによって、そのセル及び現ＣＰＵの要求からの
比較一致入力を検出し、アドレスバス８６を介するその
セルから主メモリＬ３への絶対アドレス（Ａ　Ａ）の送
出を付勢する。もしそれぞれの回路８３が比較不一致入
力を受け取る場合は、ゲート８４の付勢は行われない。 この場合、ゲート８４Ａ及びＢのうちの一方しかＡＡを
バス８６に出力できない。 Ｔ　Ｌ　ＢミスはＡＮＤ回路８７によって検知される。 このＡＮＤ回路８７は、セル選択比較回路８３Ａ及びＢ
の出力からの反転入力を受け取る。各ＴＬ１３ミスはＡ
ＮＤ回路８７によってゲート８８に伝えられる。ゲート
８８は第１図におけるＰＳＷのビット５からの”　Ｄ　
Ａ　Ｔオン″信号によって付勢され、これにより現仮想
アドレスが第１０図中のＤＡＴ回路８１に送られ、これ
がＡＡに変換される。ＴＬＢのＬＲＵ回路９ｏによって
、それぞれの書込み回路８２Ａ又は８２Ｂが付勢される
。 これは、Ｔ　Ｌ　Ｂにおいてのミスの発生したＶＡにつ
いて新しいエントリを受け取るためにＬＲＵ回路によっ
て割り振られた’１’　Ｌ　Ｈのセルに新しく生成され
たＡＡを害き込むものである。 ディレクトリ６０がＬ２キャツシュヒツトを有する場合
は、たとえＬ１キャッシュミスがあったとしても、ＴＬ
Ｂの出力は全く必要ない。ディレクトリ６ｏにおける選
択されたコングルエンスフラスについてのセットアソシ
アティブな比較オペレーションで比較一致を有するＬ２
エントリがみつかったときは（すなわちＬ２ヒツト）、
Ｌｌｌヒラ回路７５によってＬ１ミスと判断される。Ｌ
１ヒツト回路７５は、みつかったＬ２エントリにおける
（１）　Ｌ　Ｐ　Ｆ選択フィールド及び（２）現論理ア
ドレスからのＬＡビットを使って、対応するＬ２ライン
（Ｌ２キャッシュディレクトリ６４で利用できるとわか
っているもの）がＬ１キャッシュに存在するかどうかを
判断する。もしＬＡビットがゼロなら、Ｌ　Ｐ　Ｆフィ
ールドの最初の部分が選択される。ＬＡビットが１なら
、ＬＰＦフィールドの第２の部分が選択される。ＬＰＦ
フィールドの選択された第２の部分においては、■コビ
ットの状態が調べられる。そこでもしＰビットが１なら
、要求されたデータはＬｌに存在し、ＬＬヒツトが宣言
される。ＬＰＦビットｂ１及びｂ２は組み合せ的に調べ
られ、どのＬ１エントリ（Ａ、Ｂ、Ｃ又はＤ）がＬ１ヒ
ツトであるかが判断される。Ｌ１キャツシュヒツトは４
つのラインＡないしＤのうちの１つを介してＬ１キャッ
シュ６３に知らされ、要求データをそこから取得するた
め正しいＬｌがアクセスされる。この要求データはアド
レスビット１８ないし２５によって見出され、ＣＰＵに
送出される。 ■）ビットがゼロで、かつ、Ｌ１ミスが宣言されたとき
は（すなわち、Ｌ２ヒツトかつＬ１ミスの状態）、Ｌ１
ラインが現Ｌ２ヒツトラインから取り出されＬ１キャッ
シュにコピーされる一方で、そのラインにおける要求デ
ータがＣＰＵに送られる。要求されたＬ１ラインを含む
５２９１２部分はＬＡビット１４ないし２４によって見
出され、その部分（すなわち、６４バイト）において要
求されたデータはＬＡビット１８ないし２５によってＬ
１キャッシュ６３において見出される。 生成中のＬ１エントリに関する欠くことのできない補足
的な情報はＬ１制御アレイ６１に記憶される。これはＣ
ＰＵがＬｌでミスしたときになされる。新しいＬ１エン
トリ用のスペースを作るために１つのＬ１エントリがＬ
ｌ・ＬＲＵによって選択されたときは、そのスペースに
存在するどんなエン１−りも（変更ビットがオンとなっ
ているもの）、Ｌ２に追い出さねばならず、Ｌ１制御ア
レイ６１における論理アドレス（ＬＡ）フィールドが対
応するエントリをみつけるために必要とされる。Ｌ２ア
ドレスは、この制御アレイのＬＡ１４ないし１７、及び
要求中のアドレスのＬＡ１８ないし２５から形成される
。 Ｌ１キャッシュがストアイン式キャッシュであり、その
ＣＰＵが多重プロセッサに存在する場合があるので、他
のプロセッサ（たとえばチャネル又は別のＣＰＵ）が活
動化することにより、ＬＬキャッシュ中の変更されたデ
ータラインの無効化又は追出しを要請する別の要求が生
じることがしばしばあるであろう、外部資源からのこの
ような要求にとっては、ＬＬ又はＬ２における対応エン
トリのロケーションはわからない、第３図及び第６図に
おけるＬ１制御アレイ６１　（ＬＬＣＡ）はＬ１キャッ
シュ６３に関して幾つかの機能をサポートする０通常の
Ｌ１キャッシュフラグ標識もその１つである。Ｌ２から
のし１ラインの無効化又は追出しやＬｌ及びＬ２からの
Ｌ１ラインの無効化又は追出しを要請する各々の要求は
、その要求の必要なＬＡビットを送らねばならない。 ＬＬｌｊｌｌｌアレイ６１中の各エントリのロケーショ
ンはＬ１キャッシュにおいて同様に配置されたし１ライ
ンに対応する。ＬＩＣＡエントリの内容はＬ１キャッシ
ュにおける対応データの状態を表わす。各ＬＩＣＡエン
トリの内容は第７図に示した。これは次のようなフィー
ルドを含゛む。 ■フィールド： そのＬ１ラインの無効／有効状態を表わすもの ＥＸフィールド： そのエントリによって表わされるＬ１ラインの排他的／
読取専用の状態を表わすものＣ１０ＬＡフィールド： このフィールドは生成中のアドレスの論理アドレスのビ
ット１２ないし１７を含む。これらのビットは要求中の
アドレスのビット１８ないし２３と連結され、共通ディ
レクトリ及びＴＬＢにおけるコングルエンスフラスをさ
がす。 ビン番号フィールド： このフィールドで１選択された共通ディレクトリのコン
グルエンスフラスにおけるアソシアティブセット（Ａな
いしＤ）をさがす、Ｌｌ及びＬ２の対応エントリはいず
れかのキャッシュにセットアソシアティブセットで存在
しつる。 すなわち、ビン番号はＬｌ中の１つのラインについての
Ｌ２におけるアソシアティブセットを示すものである。 ＣＨフィールド： そのエントリによってあられされるＬ１ラインの変更／
不変状態を表わすもの、変更されたラインだけがどこか
のキャッシュに追い出される。 ＬＲＵフィールド； Ｌ１キャッシュの各コングルエンスフラス中の４つのエ
ントリについて、アソシアティブセットＡ、Ｂ、Ｃ又は
ＤのＬ　ＲＵエントリを表わすもの 単一プロセッサ（ＵＰ）の場合、一般にチャネルプロセ
ッサの形で他のプロセッサが存在することはあっても、
そのシステムにおいてローカルなＣＰ　Ｕは１つだけで
ある。多重プロセッサ（ＭＰ）の場合は、ローカルなＣ
ＰＵに加えて他のＣＰＵが存在し、各ＣＰＵは１以上の
チャネルプロセッサを含む場合がある。 ローカルなＣＰＵが共通ディレクトリ６０においてミス
の生ずる要求を起こすと、Ｌｌ・ＬＲＵは、ＬＩＣ：Ａ
において選択されたコングルエンスフラス中の対応する
■、ＩＣＡエントリをさがし、Ｌ２・ＬＲｔＪは、共通
ディレクトリ６ｏにおいて選択されたコングルエンスフ
ラス中の１つのエントリをさがす、アクセスされたＬＩ
ＣＡエントリのおけるフィールドは、共通ディレクトリ
６０において対応する共通ディレクトリエントリが生成
されたとき、生成される。これらの両アレイで、対応す
る無効ＣＩ）フィールドはオフにセットされ、対応する
変更（ｅＨ）フィールドはＬ１ラインが書込みアクセス
を受け取るときオンにセットされ、対応する排他的／読
取専用（Ｅ）ビットはＬ１ライン要求のタイプに応じて
セットされ（もしＬ１ラインがＬ２ラインにおいて排他
的なものなら、そのＬ２ライン全体が排他的状態にセッ
トされる）、上位のＬＡビット１２ないし１７は後でＬ
２キャッシュ及びＴＬＢにおける対応エントリをみつけ
る際に使用できるようＬＩＣＡにセットされ、Ｌ１キャ
ッシュの対応するロケーションのビン番号が共通ディレ
クトリエントリに挿入され、これらのエントリを含むコ
ングルエンスフラスを制御するＬｌ及びＬ２のＬＲＵフ
ィールドがそれぞれのＬＲＵ回路６７及び６８（そのコ
ングルエンスフラスにおける次のエントリの置換につい
ての選択を制御するための回路）によって更新される。 かくして、ＬＩＣＡ６１は、Ｌ１キャッシュにおいて変
更されたいずれかのエントリを正しいＬ２キャッシュの
ロケーションに追い出す、これは無効エントリがなくＬ
Ｌ・ＬＲＵ回路が有効なエントリのうちの１つを選択し
なければならないような場合に生ずる。この場合、同じ
コングルエンスフラス内でＬＲＵエントリがＬＲＵによ
って選択され、これが追い出されることとなる。これは
。 まず、再割振りされたＬ１キャッシュエントリの内容を
Ｌ２キャッシュの対応するロケーションに記憶すること
によってなされる。この対応するセットアソシアティブ
なロケーションは、ビン番号と、対応するＬＡアドレス
のビット１２ないし１７からもともと得られたＬＩＣＡ
ＩＣ上リにおけるＬ２のコングルエンスフラス位置付は
フィールドとによって決定される。 Ｌｌ・ＬＲＵのエントリの割振りは、Ｌ１キャッシュミ
スがあり、かつ、全てのセットアソシアティブエントリ
がアドレス指定されたコングルエンスフラスにおいて有
効である（既に書き込まれたエントリと共に）とき必要
となる。エントリであられされたデータが変更されたも
のであるときは、ＬＲＵで選択されたエントリからのＬ
ｌの追出しが行われる。一方、そのデータが不変のもの
であるときは追出しは全く必要ない。 ＬＲＵによるＬｌの追出しは有効なＬ２キャッシュライ
ン中の対応するエントリへのものとなり。 Ｌ２がストアスル一式のときは主メモリＬ３／、のもの
となる。この場合、ＴＬＢは制御アレイからのＬＡビッ
ト１２ないし１７と要求アドレスがらのＬＡビット１８
及び１９とでアドレス指定される。追出しのロケーショ
ンにおけるディレクトリエントリは、追出しラインのＬ
３アドレス（ＡＡ又はＲＡ）を判断するためのＴＬＢの
比較を完了するのに必要なＡＣＦ及びＬＡビット１ない
し１１を供給する。新しい要求（％Ｌ１ミスを引き起こ
す）はＬＲＵエントリに書き込まれる新しいエントリを
有することとなる。換言すれば、新しいエントリはＬＬ
においてＬＲＵの割り当てたロケーションに書き込まれ
ることになる。しかしながら、新しいエントリの吉：込
みの前に、古いエントリからの要求された追出しを行わ
ねばならない。 占いエントリ中の情報が主ねマドきによって＠壊されて
しまうからである。本実施例はこの問題を次のように解
決している。すなわち、ＬＡビット１２ないし１７及び
ＬＬＣＡアレイからのビン番号を、ＬＲＵで選択された
エントリに対応するエントリに記憶することによってで
ある。古いＬＩＣＡＩＣ上リが新しいＬ１ラインのため
の新しいＬＩＣＡＩＣ上リで重ね書きされる前に追出し
についてのアクセスを行わねばならない。追い出される
Ｌ１エントリは追い出されるＬ２のコングルエンスフラ
スにおけるどこかのセットアソシアティブなロケーショ
ンに存在することができ、一方。 Ｌ１エントリはアドレス指定されたＬ２のコングルエン
スフラスのどこかのセットアソシアティブなエン１−り
でみつけることができる。 Ｌ＋キャッシュラインの追出し又は無効化を引き起こす
他の原因は、（１）要求ラインがＬＩＣＡの対応するエ
ントリによって変更されるものであると示されていると
き排他的に保持されたＬ２ラインについての別のＣＰ　
Ｕからの相互間合せ（Ｘ■）要＊と、（２）要求ライン
中のデータについてのナヤ不ルプロセッサからの相互間
合せ（ｘＢ要求である。 Ｈ１互問合せディレクトリは、別のＣＰＵによるキャッ
シュラインの追出し又は無効化についての可能な要求を
判断するのに用しする。 第１６図に示すシノニム又は相互間合せディレクトリ（
Ｓ／ＸＩ）構成は多重プロセッサにおける各ＣＰＵに関
連するＳ／ＸＩディレクトリを提供する。各Ｓ／ＸＴデ
ィレクトリは関連するＣＰＵにおける共通キャッシュデ
ィレクトリについてのシノニム（Ｓ）ディレクトリであ
る。各Ｓ／ＸＩディレクトリは多重プロセッサシステム
において設けられた全ての他ＣＰＵについて、及び全て
のチャネルについての相互間合せ（ＸＩ）ディレクトリ
でもある。 第１６図において、複数のシノニム／相互間合せ（Ｓ／
ＸＩ）ディレクトリ２３０−１ないし２３０−Ｎは多重
プロセッサシステムにおける個々のＣＰＵＩないしＮに
対応する。単一プロセラサシステ１１の場合は、ディレ
クトリ２３０−１だけ設ける。 Ｌ２キャッシュミスの際、関連するＴＬＢから出力され
た実／絶対アドレスを用いて全てのＳ／ＸＩディレクト
リをアドレス指定し、各Ｓ／ＸＩディレクトリにおける
コングルエンスフラスをみつける。各フングルエンスフ
ラスには複数のセットアソシアティブなエントリが含ま
れている。 任意のＳ／ＸＩディレクトリ２３０における各エントリ
は関連する共通キャッシュディレクトリに対応するエン
トリを持っているが、Ｓ／ＸＩのコンフルエンスクラス
はキャッシュディレクトリのコングルエンスフラスには
対応しない。というのは、キャッシュコングルエンスデ
ィレクトリは要求元のＣＰＵに関連しており、ＸＩの探
索は他の全てのＳ／ＸＩディレクトリにおいて行われる
ものだからである。 各ＸＩディレクトリ２００の各エントリの内容は第１６
図において参照番号２３１で示しである。 すなわち、絶対アドレス゛’ＡＡ”、Ｌ２のコングルエ
ンスフラスをみつけるためのフィールド“ＬＡ１４〜１
９”、ビン番号フィールド″’ＢＩＮ＃”、排他性標識
′″ＥＸ”、無効化ｖＡ諏“１″′、ディレクトリのＬ
ＲＵフィールド“Ｌ　ＲＵ　”である、各エントリの内
容は、ＬＲＵフィールドを除き、それぞれのＳ／ＸＩエ
ントリを生成した共通キャッシュミスについての情報を
表わす。 Ｓ／ＸＩ優先付は回路２１１の出力（レジスタ２１２へ
供給される）には１選択された要求元のＣＩ）ＵＩＤ、
その絶対アドレス、その共通ディレクトリのビン番号、
及びＥＸビットの内容が含まれる。絶対アドレスレジス
タ２１２は優先順位の選択された出力要求を受け取り、
Ｃ，ＰｔＪ　Ｉ　Ｄデコーダ２２０はレジスタ２１２中
の要求を有するＣ１）　Ｕの識別子を受け取る。（単一
プロセッサの場合は、システムには他のプロセッサが存
在しないからＣＰ　Ｕの識別子は不要である。）レジス
タ２１２中の現要求の絶対アドレスのビットエないし１
９について（及び任意選択的に論理アドレスのビット１
４ないし１９について）全てのＳ／ＸＩディレクトリが
探索される。比較回路２３２はレジスタ２１２中の絶対
アドレスビット１４ないし１９によってアドレス指定さ
れた各ディレクトリのコングルエンスフラスにおけるｎ
個（たとえば４個）のエントリを受け取って、４つのエ
ントリの各々の絶対アドレスフィールドとレジスタ２１
２中の絶対アドレスビット１ないし１３とを比較し、ど
こかのＳ／Ｘ　Ｉディレクトリにその絶対アドレス２を
有するエントリが存在するかどうかを判断する。比較回
路２３２はライン２３４を介して不一致（＋’ｆ号を出
すか、又はＡＮＤ回路２５１．２５２，２５３及びゲー
ト２６１へ一致（１１号を送る。 要求元ＣＰＵに関連したＳ／ＸＩディレクトリにおいて
その要求の絶対アドレスとの一致を生ずるエントリがみ
つからないときは、不一致信号が同じＳ／ＸＩディレク
トリに関連して再込み回路２３コ３に供給される。要求
元ＣＰｔＪのキャッシュにおいてシノニムエントリはな
（、Ｓ／ＸＩディレクトリにおける要求し２ラインを表
わすＳ／Ｘ■エントリ中のＳ／Ｘ　ＩのＬＲＵフィール
ドによって判断されたセットアソシアティブなロケーシ
ョンでアドレス指定されたコンフルエンスクラスにｌｉ
　ＬいＳ／ＸＩエントリが？ニーき込まれる。この新し
いエントリは、現要求の結果としてＬ２キャッシュに取
り出された新しいＬ２ラインについてのシノニムヒツト
案件又はＸＩヒツト条件を判断するために、次のＳ／Ｘ
Ｉの探索で使用される。 （要求元ＣＰＵに関連したＳ／ＸＩディレクトリ中のエ
ントリで、その要求の絶対アドレス及びＬＡの両方と一
致を生ずるものは全く存在しない。 なぜなら、そのエントリは要求元ＣＰＵのキャッシュに
存在するものと指示され、■、２ミスは全く発生せずエ
ラー条件が示されるはずだからである。）“シノニムヒ
ツト”は次の場合にＡＮＤ回路２５２から一致信号が出
力されることによって示される。すなわち、現要求を有
するＣＰＵに関連するＳ／ＸＩディレクトリにおけるい
ずれかのエン１−りのＡＡフィールド（ＬＡフィールド
ではない）との一致条件が見出された場合である。 ゛ＸＩヒツト″は他のＳ／ＸＩディレクトリ（すなわち
、要求元ＣＰＵ以外のＣＰＵに関連する）で一致条件が
見出された場合に示される。 したがって、各Ｓ／ＸＩディレクトリは関連するＣ　Ｉ
Ｉ　ｔＪについてのシノニムディレクトリであり。 その同じディレクトリがシステムにおける他の全てのＣ
ＰＵ及び全てのチャネルについての相互間合せディレク
トリである。 ＸＩの探索はＡＮＤゲート２５２及び２５３によって他
のＳ／ＸＩディレクトリにおいて同時に行われる。これ
らのＡＮＤゲートは、比較回路２３２からの一致信号及
びＣＰＵＩＤデコーダ２２０からの反転されたＣＰＵＩ
Ｄ（１！号を受け取る。 この反転されたＣ　Ｉ）　Ｕ　Ｉ　Ｄ信号は、それらが
関連するＣＰＵではなく他のＣＰＵのために機能してい
るということを示すものである。ＡＮＤゲート２５２は
、さらに、現要求について関連するＣＰＵへ追出し信号
を出力するため、見出されたＳ／ＸＩディレクトリから
のＥＸ信号を受け取る。 ＡＮＤゲート２５３は、さらに見出されたＳ／ＸＩエン
トリからのＲＯ倍信号ＥＸ信号を反転したもの）とＥＸ
フィールドからの信号を受け取って、現要求について関
連するＣｐＵへＸＩ無効化信号を出力する。これにより
、現要求は変更できなかった読取り専用エントリをヒツ
トする排他的要求のためのものであることを示す、した
がって必要なのは無効化だけである。 シノニムヒツト又はＸＩヒツトがいずれかのＳ／ＸＩデ
ィレクトリにおいて得られたときは、ヒラ１−シたエン
トリの一部の内容が要求元ＣＰＵ（すなわち、レジスタ
２１２中にあるＣＰＵ　Ｉ　Ｄを現に有するＣ　Ｉ）　
Ｕ　）に送られる。転送される内容とは、Ｌ２コングル
エンスクラスをみつけるためのフィールド、ビン番号（
ＢＩＮ＃）、及び排他的／読取り専用（Ｅ）フィールド
である。この転送はゲート２６１によって行われる。転
送されたＬ２コングルエンスクラスをみつけるためのフ
ィールドは共通ディレクトリ及びＣＩＣＡにおける正し
いコングルエンスフラスをアドレス指定し、転送された
ビン番号はその中の要求エントリをさがす。選択された
共通ディレクトリエントリにおけるＬ　ｌ）　Ｆはシノ
ニムヒツトについてアクセスすべきＬ１ライン、又はＸ
Ｉヒツトについて要求元ＣＰＵへ追い出すべきＬ１ライ
ンをさがす。 Ｓ／ＸＩ出力バス２９０はシノニムヒツト又はＸＩヒツ
トを有するＳ／ＸＩディレクトリからの出力信号を受け
取って、これを、レジスタ２１２中に呪にあるＣ、ＰＵ
ＩＤを有する要求元ＣＰＵに供給する。第１７図は第１
６図から出力された信ｔ；・を受け取る各ＣＰＵのため
の回路を示す図である。 第１７図において、要求元ＣＰＵによって信号が受け取
られると、Ｓ／ＸＩ回路からストア／取出し制御回路３
１４へのシノニム信号によって。 要求元（：　ｌ）　Ｕがシノニムアドレスでキャッシュ
アクセスを実行する。しかし、Ｃ１０制御論理回路３１
２ノ＼のＸＩ追出し信号によって、アドレス指憲された
ラインの追出しはそれが変更されたときにのみ（すなわ
ち、ＣＨビットがオンのときにのみ）行オ】れる。ビン
番号がデコーダ３０１によって受け取られ、デコーダ３
０１がＡＮＤ回路３０３Ａ、Ｈｌｏ又はＤを付勢し、シ
ノニム信号（ＳＲ）、追出し信号（ｅ１０Ｒ）、又は無
効化信号（ＩＲ）によって条件付けられ第４図のＯＲ回
路７０Ａ、Ｂ、Ｃ又はＤへ信号が供給される。 このようにして、ビン番号はＬＩＣＡに送られ。 そこでライン変更ビットがチェックされる。ＸＩ要求に
ついてそのような変更されたＬ１ラインごとに、Ｌ２キ
ャッシュにおける対応する５１５４２部分を更新するた
めに追出しが開始され、このＬ２ラインが主メモリ（Ｌ
３）における対応ラインの更新のために追い出される。 要求元ＣＰＵは要求されたＸＩデータを主メモリから取
得できる。 （Ｌ２キャッシュがストアスル一式である場合は。 要求されるのはＬｌの追出しオペレーションだけである
。なぜなら、それが主メモリにストアスルーされるから
である。） Ｓ／ＸＩディレクトリはＮ個の個別的な部分に分けるこ
とができると考えられる。ここで、Ｎはプロセッサの個
数であり、その各々は主メモリ（Ｌ３）を共有する専用
キャッシュを具備している。こうした区分の１つは１つ
のＣＰＵに割り振られる。もしＳ／ＸＩの問合せが要求
元ＣＰＵに割り振られた区画と異なる区画でＸＩヒツト
を見出したときは、追出し要求が開始される。しかしな
がら、Ｓ／ＸＩの問合せが要求元ＣＰＵに割り！ｈ４ら
れた区画ビットを見出したときは、これがシノニムの検
出となる。後者の場合、ＬＡビット１４ないし１９及び
ビン番号は要求元ＣＰＵに戻され、キャッシュアクセス
はそのシノニムアドレスで実行できる。 第１１図及び第１２図に示した第２の実施例は共通キャ
ッシュディレクトリ１６０及びＴＬＢ１６２のエントリ
の構造の点で第１図及び第３図に示した実施例と異なる
。第１２図では、ディレクトリ１６０及びＴＬＢ１６２
の各エントリはｃｐＵの現Ｐ　Ｓ　Ｗから受け取ったＤ
ＡＴフィールド及びＣＰ　Ｕによって供給されるＳＴＯ
又は５ＴＯＩＤを含む、ＤＡＴフィールドは１ビツトで
あり。 ゼロ又は１の値でｌ）　Ａ　’ｒオフ又はＤＡＴオンを
それぞれ表わす。 第１２図では、共通キャッシュディレクトリ（ｅＯＤ）
１６０は第３図と同様、ＣＰＵに専用の２レベルキヤツ
シユ構成におけるデータをアクセスするのに使用される
。同様に、ＣＯＤは、既に要求されたＣＰＵアドレスの
変換されないアドレスビットだけを含む、これは、これ
らのアドレスが変更可能であったかどうかは関係ない。 ＣＣＤ内の“ローカルな探索”は要求データを含むライ
ンがＬ１キャッシュ又はＬ２キャッシュに存在するかど
うかを判断するため、ハードウェアで実行され、もしそ
うなら、ＬＬで使用可能な場合はＣＣＤはアドレス指定
されたデータをＬ１キャッシュからＣＰＵへ゛′ゲグー
”し、Ｌ２で使用可能な場合はＬ２から“ゲート“する
。 第１１図には、変換不能なアドレスと変換可能なアドレ
スとのアドレスのタイプの切換をするための回路が示さ
れている。ただし、このアドレスのタイプはＰＳＷのＤ
ＡＴモードピットの反転値を受け取るＤＡＴオフレジス
タ２６に示されている。レジスタ２６の内容は論理アド
レスレジスタ３０の内容と関連しており、ＤＡＴオフレ
ジスタ２６における１の値はレジスタ３ｏに変換不能な
ＬＡに入っていることを表わし、ＤＡＴオフレジスタ２
６におけるゼロの値はレジスタ３０に変換可能なＬＡに
入っていることを表わす。 第１．１図は変換不能（実）アドレスと変換された（仮
想アドレス）とを区別するため共通ディレクトリに設け
られる独特のハードウェアを示す図である。ＤＡＴレジ
スタ２６はＰＳＷのＤＡＴモードビット５の反転状態に
よってセットされるアドレス制御レジスタであり、レジ
スタ３０中の要求論理アドレスが変換可能アドレスであ
るか又は変換不能アドレスであるかを示すものである。 レジスタ３０は単一ビットフィールドを有する。レジス
タ２６におけるゼロの値はレジスタ３０の論理アドレス
が変換を要求することを示しくこれはＶＡである）、レ
ジスタ２６における１の値は論理アドレスが変換を要求
しないことを示す（これはＲＡ又はＡＡである）、レジ
スタ２７中のＳＴＯＴ　ｌ）の値はＡＮＤゲート２１又
は２２の出力によってセットされる。５ＴＯＩＤはゼロ
２は１のいずれの値ともなり得るが、ゼロのときだけ有
効であり、レジスタ２６が１の値を含むときはＳＴ０Ｉ
Ｄレジスタ２７の内容は無効とされる。 ′さらに詳しくいえば、ＡＮＤゲート２１及び２２は、
ＤＡＴモード制御ビット５、拡張制御（ＥＣ）モードビ
ット１２及びアドレス空間制御ピッ１〜１６によって条
件付けられ、ＣＲＩないしＣＲ７にあるＳＴＯを選択す
る。ＡＮＤゲート２１及び２２の出力はドツトオアされ
て、５ＴＯＩＤ割振り回路２５へＳＴＯ信号が供給され
る。任意の選択された５ＴＯＴＤがＣＰＵによって供給
される。レジスタ２６及び２７の出力はバス４０及び４
５を介して供給される。 第１１図において、フィールド４０．４５．４２ないし
４９は全て同時に単一のマシンサイクル内で第１２図の
ディレクトリ１６０、キャッシュ６３、Ｌ１制御アレイ
１６１、ＴＬＢ　ｌ　６２、及びキャッシュ６４にゲー
トアウトされる。このように第１２図のディレクトリ１
６０及びＴＬＢＩ６２の構造だけが第３図のディレクト
リ６０及びＴＬＢ６２と異なる。同様に、単一キャッシ
ュディレクトリ１６０はｒ、１キヤツシユ６３及びＬ２
キャッシュ６４の両方をアクセスするために共通に機能
する。 したがって第１２図において、このアドレス指定構造に
よれば、ＣＰＵの要求した変換されたアドレスで共通デ
ィレクトリ１６０．Ｌｌキャッシュ６３．Ｌ２キャッシ
ュ６４及びＴＬＢ１６２が並列的かつ一律にアドレス指
定される。 ディレクトリ１６０の各エントリは第１４図に示す如き
例示的なフォーマットを有する。このフォーマットは第
５図に示したフォーマットとは異なる。第１４図に示す
フォーマットは、ＡＣＦフィール１への代わりにＳ　Ｔ
　ＯＩ　Ｄフィールドを有しており、さらに付加的にＩ
）　Ａ　’ｌ’オフフィールドを有する。 第［３図は共通キャッシュディレクトリ１６０を示し、
また、４ウエイセツトアソシアテイブなコングルエンス
フラスのうちの選択された１つを例示的に示したもので
ある。ディレクトリ１６０における比較は４つの比較回
路１７１ＡないしＤで示される。これらは、選択された
コングルエンスフラスにおける４つのエントリの各々と
、ＤＡＴオフフィールド及びＬＡビットエないし１３と
をそれぞれ比較するものである。各比較回路１７１は副
比較回路１７２．１７３、ＡＮＤ回路１７４．１７７、
及びＯＲ回路１７７を含む、いずれかのＡＮＤ回路１７
７が出力信号を供給すると、これは、そのディレクトリ
エントリがキャツシュヒツトを有すると判断されたこと
を意味する（比較一致）。ＡＮＤ回路１７７が１つのフ
ングルエンスフラスの選択に応答して出力信号を供給し
ないときは、これはそのディレクトリエントリがキャツ
シュヒツトを有しないと判断されたことを意味する（比
較不一致）。もし、ＤＡＴフィールドの値が１なら、Ｌ
Ａ中のＣＰＵの要求したアドレスは変換不能アドレスで
あり、５ＴＯＩＤフイールドに存するどんな値もこの比
較においては無視される。これは、ＯＲ回路１７６を介
してＡＮＤ回路１７４からの信号をＡＮＤ回路１７７に
供給してＳ　’ｌ’　Ｏの値又は５ＴＯＩＤの値とは関
係なくこのＡＮＤ回路１７７を付勢することによってな
される。もしＤＡＴオフフィールドの値がゼロなら、こ
の５ＴＯＩＤ（ゼロ又は非ゼロ）が比較オペレーション
に使用される。というのは、ＡＮＤ回路１７４はＣＰＵ
の要求を有する現ＤＡＴ信号としてゼロの値を受け取る
からである、このようにすると、ＡＮＤ回路１７４はＯ
Ｒ回路１７６への出力信号は出さず、その結果、５ＴＯ
ＩＤ比較回＄１７２の出力でＡＮＤ回路１７７の付勢が
制御されるうＬ２ミス信号は、ＡＮＤ回路１７７の反転
出力を受け取るＡＮＤ回路１８０によって生成される。 このにょうにして、キャッシュディレクトリの比較回路
１７［の各々は、現ＤＡＴ状況信号の制御の下で、次の
ものの間の比較を自動的に行う。 すなわち、（１）変換可能なＬＡと変換不能なエン１へ
り表示されたアドレス（ＵＴＥＲＡＤ）との間、（２）
変換不能なＬＡと変換可能なエントリ表示された７１−
レス（１°ＥＲＥＤ）との間、（３）変換不能なＬＡと
Ｕ　Ｔト：ＲＡ　Ｄとの間、又は（４）変換可能な１．
Ａと］“Ｅ　ＲＡ　Ｉ）との間である０本実施例によれ
ば、比較されるＬＡの値が等しい場合でも、上記（１）
又は（２）の比較は不一致と宣言される。 比較されるＬＡの値が等しい場合、上記比較（３）又は
（４）だけが一致と宣言される。したがって、次の場合
には必ずＬ２キャッシュであると判断される。すなわち
、選択゛されたコングルエンスフラスにおけるＴ　Ｅ　
ＲＡ　Ｄの各々と要求されたＬＡとが、これらの間に一
致が生ずるかどうかとは無関係に、異なる変換特性を有
する場合である。 Ｌ２キャツシュヒツトであると判断されたときは、ディ
レクトリ１６０はＩ、１キヤツシユヒツトが存在すると
判断する。第１２図におけるＬ１ヒッ１〜回路７５は第
１３図における選択・デコーダ回路１７５ＡないしＤに
よって設けられる。これらの回路１７５ＡないしＤのう
ちの１つは、選択されたコンフルエンスクラスにおいて
Ｌ２キャツシュヒツトが存在する場合に、ＡＮＤ回路１
７７ＡないしＤうちの１つからのし２ヒツト出力を受け
取ることができるものである。 ■、１キヤツシユヒツトは次の場合にＬ１１ヒツト断回
路１７５Ａないしｌ〕のオペレーションによって判断さ
れる。すなわち、対応するＡＮＤ回路１７７の出力によ
ってＬ２ヒツトと判断された場合である。回路１７５Ａ
ないしＤは第４図中の回路７５　ＡないしＤと同じもの
でよく、これらは、■、１キヤツシユヒツトが存在する
かどうかを判断するのに必要なＬＰＦの部分をみつける
ために同様に機能する。また、ＡＮＤ回路１８１はＬ１
ミスを知らせるもので、第４図中の回路８１と同じもの
である。 ＡＮＩ）回路１７８の各々は回路１８１からのＬ１ミス
信号と回路１７７からのＬ２ヒツト信号とを受け取って
、Ｌ１ミスの際に１，１ヒツトが存在するということを
示す信号を出力する。 デコーダ１７５からのＬ１ヒツト信号はＬ１キャッシュ
６３への４つのＬ１キャツシュヒツト信号１７９Ａない
しＤのうちの１つで供給される。 これは、信号ライン４７を介して供給されているＬ／′
、ビット１８ないし２５によって、現にアドレス指定さ
れているし１キヤツシユ６３におけるコングルエンスフ
ラス中の４つのデータラインのうちの正しい１つのデー
タラインを選択するためである。要求されたＬｌのコン
グルエンスフラスにおける４つのデータラインのうちの
活動化された１つは、これによって、そのライン中の要
求されたバス単位（たとえば４つの４倍長ワード）を選
択し、このバス単位が要求されたＬ１データとしてデー
タバスを介してＣＰＵへ送出される。 第３図と同様に第１２図においては、Ｌ２キャッシュミ
スが生じるまでは（Ｌ２キャッシュミスは統計的にはほ
とんど発生しない）、キャッシュのアクセスのためのＴ
ＬＢの出力は全く必要ない。 第１５図は第１２図の実施例で使用されるＴＬＢ回路の
より詳細を表わす図である。第１５図に示すＴ　Ｌ　Ｂ
回路は第１０図に示すＴ　Ｌ　Ｂ回路と次の点で異なる
。すなわち、前者がＤＡＴオフフィールド、及び第１０
図のＡＣＦフィールドの代わりに各エントリにおいて５
ＴＯＩＤフイールドを用いる点である。第１５図中の比
較回路８０Ａ及び８０Ｂの各々は第１３図中の比較回路
と回し構成で同様に機能する。他の点では、第１５図の
ＴＬＢは第１０図のＴＬＢは同じである。 以上に説明した本実施例によれば、次のような効果が得
られる。 ■複数レベルの専用キャッシュを使ってキャッシュのサ
イズを拡張しつつキャッシュアクセスについてＴＬＢオ
ペレーションをなくすことができる。 ｑ）シノニム決定を単純化することができる。従来、シ
ノニム決定の複雑さは、キャッシュサイズの増加に伴い
指数的に増大していた。 （３）記憶装置要求についての平均時間を改善するため
に複数レベルのキャッシュを使用するような複数キャッ
シュディレクトリの必要性がない。 ４）複数レベルのキャッシュ間でのキャッシュディレク
トリの同期化の問題がない。 、旦）１つのプロセッサについて専用の複数レベルのキ
ャッシュに対して共通の単一ディレクトリが１１りけら
れるので、キャッシュディレクトリのコス１−及びハー
ドウェアが節約できる。 Ｅ０発明の詳細 な説明したように、本発明によれば、キャツシュヒツト
の判断の際にＴＬＢによる変換の必要がないので、キャ
ッシュアクセスの高速化を図ることができる。

【図面の簡単な説明】

第１図ないし第４図は１本発明の１つの実施例を説明す
る図、第５図は第３図に示した共通キャッシュディレク
トリにおけるセルの構造を示す図、第６図は第３図に示
した■、１制御アレイの構成を示す図、第７図は第３図
又は第６図に示したＬ１制御アレイにおけるセルの構造
を示す図、第８図は第３図に示したｒ、１キヤツシユの
一般的な構成を示す図、第９図は第３図に示したＬ２キ
ャッシュの一般的な構成を示す図、第１０図は第３図に
示したＴＬＢの一般的な構成示す図、第１１図及び第１
２図は１本発明の他の実施例を説明する図、第１３図は
第１２図に示した共通キャッシュディレクトリの一般的
な構成を示す図、第１４図は第１２図及び第１３図に示
す共通キャッシュディレクトリにおけるセルの構造を示
す図、第１５図は第１；３図及び第１２図に示すＴＬＢ
の一般的な構成を示す図、第１６Ａ図及び第１６Ｒ図は
多重プロセッサ環Ｘｔにおける実施例で使用されるシノ
ニム／相互間合せディレクトリの構成を示す図、第１７
図はシノニム／相互間合せディレクトリの応答の制御を
説明する図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） ＡＣＦＩ−１３１２，１９１４〜２３１８−２５１４〜
２５２４２（：：−１１，−３１才２図 創ｉ！ア１ルスレジスク 寸１４回 −ｙａｚプ≧し７トエントリ 才　３５２Ｉ ｃｐｕ＊＼らへ紅！、妓！！愛東　　　　　　六イワシ
島１冒鴬矛５０ 共通゛肴しク１．１ツエントリ オ６０ 中制御ア〆ヤル（ＬＩＣＡＩ 才８回 Ｌ１七にず−７′ン工 （Ｌ２ミス） ＣＨＡＴｒフ　　　ＳＴＯ＋−１３１２−１９１４−２
３１８−２５１４−２５２４２Ｏ−３１ＡＡ（１〜１９
） 才１５図 ｖノ＾ｙへｎＡＡＩ＋〜１９ン ２ム

Claims (1)

1. 【特許請求の範囲】 プロセッサと、変換索引緩衝機構と、主記憶装置とを含
   み実モードと仮想モードとの切換えができるようなデー
   タ処理システムにおいて、 （ａ）キャッシュと、 （ｂ）論理アドレスと、該論理アドレスが実／絶対アド
   レスであるのか又は仮想アドレスであるのかを示す標識
   とを有する複数のエントリを備えたディレクトリと、 （ｃ）上記プロセッサによって要求された論理アドレス
   と、該論理アドレスが実／絶対アドレスであるのか又は
   仮想アドレスであるのかを示す標識とを上記ディレクト
   リに供給する手段と、 （ｄ）上記プロセッサによって要求された論理アドレス
   を受け取って上記ディレクトリにおいてヒットの可能性
   のある１以上のエントリを含む１つのセットを選択する
   共通ディレクトリと、 （ｅ）上記セット中におけるヒットの可能性のあるエン
   トリについて上記プロセッサによって要求された論理ア
   ドレス及び標識と該エントリにおける論理アドレス及び
   標識とを比較することにより、上記変換索引緩衝機構の
   アドレス変換を使用することなく、ヒットエントリが存
   在するか否かを判断するヒット判断手段と、 を具備することを特徴としたキャッシュ機構。