JPH0198050A - 転送装置 - Google Patents
転送装置Info
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- JPH0198050A JPH0198050A JP25607787A JP25607787A JPH0198050A JP H0198050 A JPH0198050 A JP H0198050A JP 25607787 A JP25607787 A JP 25607787A JP 25607787 A JP25607787 A JP 25607787A JP H0198050 A JPH0198050 A JP H0198050A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 34
- 239000000872 buffer Substances 0.000 claims abstract description 33
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は転送装置に関し、Ｗに主記憶アクセスに高速ア
クセスタイム全必要とする複数の周辺制御部の制御動作
に関する。
クセスタイム全必要とする複数の周辺制御部の制御動作
に関する。
（従来の技術）
従来、この種の転送装置において高速のアクセスタイム
が要求される場合には、転送装置に主記憶の写しを部分
的に格納する比較的大容量なローカルメモリ（バッファ
メモリ）全準備する必要がある九め、装置が高価となる
。
が要求される場合には、転送装置に主記憶の写しを部分
的に格納する比較的大容量なローカルメモリ（バッファ
メモリ）全準備する必要がある九め、装置が高価となる
。
また、大形機指向の処理部や主記憶部などから成る本体
部に小形様指向の周辺制御ｍを接続する場合には、大形
機はパイプラインなどによるサイクルタイムの高速化で
全体の性能上満足するのが一般的である。
部に小形様指向の周辺制御ｍを接続する場合には、大形
機はパイプラインなどによるサイクルタイムの高速化で
全体の性能上満足するのが一般的である。
しかし、小形機ではその経済性からパイプライン構造は
採用しないため、アクセスタイムが長くなると云う問題
が生じ、アクセスタイムをＭ視していな−大形機には接
続できないし、上記構成のようにローカルメモＩＪ ？
追加すると経済的ではない。
採用しないため、アクセスタイムが長くなると云う問題
が生じ、アクセスタイムをＭ視していな−大形機には接
続できないし、上記構成のようにローカルメモＩＪ ？
追加すると経済的ではない。
（発明が解決しようとする問題点）
上述した従来の転送装置は、小形機に接続して使用する
ときには、その経済性からパイプライン構造を採用して
いないため、アクセスタイムが長くなるので、高速にデ
ータを転送できないと云う欠点がある。
ときには、その経済性からパイプライン構造を採用して
いないため、アクセスタイムが長くなるので、高速にデ
ータを転送できないと云う欠点がある。
いっぽう、アクセスタイムを重要視していない大形機に
は直接、高速の転送装ｆＲヲ接続できないし１両者を接
続する場合にはローカルメモリを追加する必要があるた
め、経済的ではないと云う欠点がある。
は直接、高速の転送装ｆＲヲ接続できないし１両者を接
続する場合にはローカルメモリを追加する必要があるた
め、経済的ではないと云う欠点がある。
本発明の目的は、周辺制御部番号、主記憶アドレス、な
らびにデータを組合せて複数のバッファに格納し、周辺
制御部番号としてあらかじめ任意の値全設定でき、周辺
制御部からの主記憶読出し要求を受付けたときに要求周
辺制御部番号と、あらかじめ設定された周辺制御部番号
とを比較し、両者が一致し次場合には要求アドレスと対
応するバッファ内の主記憶アドレスとを比較し、両者が
一致した場合にはバッファ内のデータを周辺制御部に転
送するとともに後続するデータを主記憶から転送し、そ
のアドレスとともにバッファに格納し、要求アドレスと
主記憶アドレスとが一致しなかった場合には要求アドレ
スと後続するアドレスとで主記憶をアクセスし、後続す
るアドレスと対応するデータとをバッファに格納するこ
とによって上記欠点を除去し、高速にデータ全転送でき
るように構成した転送装置全提供することにある。
らびにデータを組合せて複数のバッファに格納し、周辺
制御部番号としてあらかじめ任意の値全設定でき、周辺
制御部からの主記憶読出し要求を受付けたときに要求周
辺制御部番号と、あらかじめ設定された周辺制御部番号
とを比較し、両者が一致し次場合には要求アドレスと対
応するバッファ内の主記憶アドレスとを比較し、両者が
一致した場合にはバッファ内のデータを周辺制御部に転
送するとともに後続するデータを主記憶から転送し、そ
のアドレスとともにバッファに格納し、要求アドレスと
主記憶アドレスとが一致しなかった場合には要求アドレ
スと後続するアドレスとで主記憶をアクセスし、後続す
るアドレスと対応するデータとをバッファに格納するこ
とによって上記欠点を除去し、高速にデータ全転送でき
るように構成した転送装置全提供することにある。
（問題点ｔ−解決するための手段）
本発明による転送装置は要求受付は回路と、要求番号レ
ジスタと、データレジスタ、複数の番号レジスタと、複
数のアドレスバッファおよび複数のデータバッファと、
要求アドレスレジスタと、アドレス更新回路と、比較回
路と、制御回路とを具備して構成したものである。
ジスタと、データレジスタ、複数の番号レジスタと、複
数のアドレスバッファおよび複数のデータバッファと、
要求アドレスレジスタと、アドレス更新回路と、比較回
路と、制御回路とを具備して構成したものである。
要求受付は回路は１周辺制御部からの要求の競合を制御
して受付けを行う周辺制御部を決定し、要求番号を送出
するためのものである。
して受付けを行う周辺制御部を決定し、要求番号を送出
するためのものである。
要求番号レジスタは要求番号を格納するためのものであ
り、データレジスタは主記憶からのデータ＃蕎量太全パ
イプライン制御により格納するためのものである。
り、データレジスタは主記憶からのデータ＃蕎量太全パ
イプライン制御により格納するためのものである。
複数の番号レジスタは、箭速アクセスタイムを要求する
周辺制御部の番号をあらかじめ設定しておく几めのもの
である。
周辺制御部の番号をあらかじめ設定しておく几めのもの
である。
複数のアドレスバッファおよび複数のデータバッファは
、それぞれアドレスおよびデータを格納しておくための
ものである。
、それぞれアドレスおよびデータを格納しておくための
ものである。
要求アドレスレジスタは周辺制御部からのアドレス情報
を格納するためのものであり、アドレス更新回路は要求
アドレスレジスタの内容全もとにして周辺制御部との間
の転送単位に応じて増分するためのものである。
を格納するためのものであり、アドレス更新回路は要求
アドレスレジスタの内容全もとにして周辺制御部との間
の転送単位に応じて増分するためのものである。
比較回路は、要求番号レジスタの内容と複数の番号レジ
スタのそれぞれの内容と金比収し、同時に要求アドレス
レジスタの内容と複数のアドレスバッファのそれぞれと
を比較するためのものである。
スタのそれぞれの内容と金比収し、同時に要求アドレス
レジスタの内容と複数のアドレスバッファのそれぞれと
を比較するためのものである。
制御回路は、要求受付は回路からの要求番号および比較
回路からの判定結果上受付けて制御を実行するためのも
のである。
回路からの判定結果上受付けて制御を実行するためのも
のである。
（実施 例）
次に、本発明について図面を参照して説明する。
第１図は１本発明による転送装置における上記＊ｇ出し
制御回路の一実施例を示すプロツク図である。
制御回路の一実施例を示すプロツク図である。
第１図において、１は制御回路、２は要求受・付は回ｗ
！！、 ３は比奴回路、４は要求アドレスレジスタ、
５はアドレス更新回路、６−１〜６−４はそれぞれデー
タレジスタ、７−Ａ 、 ７−Ｂはそれぞれ番号レジス
タ％ ８−Ａ、８−Ｂはそれぞれアドレスバッファ、９
−Ａ、９−Ｂｉｊ：それぞれデータバッファ、１０は要
求番号レジスタ、１１はバスである。
！！、 ３は比奴回路、４は要求アドレスレジスタ、
５はアドレス更新回路、６−１〜６−４はそれぞれデー
タレジスタ、７−Ａ 、 ７−Ｂはそれぞれ番号レジス
タ％ ８−Ａ、８−Ｂはそれぞれアドレスバッファ、９
−Ａ、９−Ｂｉｊ：それぞれデータバッファ、１０は要
求番号レジスタ、１１はバスである。
制御回路１は各レジスタやバッファなどの管理、ならび
にバス１１に接続された周辺制御部と主記憶との間のイ
ンタフェースを制御する。
にバス１１に接続された周辺制御部と主記憶との間のイ
ンタフェースを制御する。
要求受付は回路２は、周辺制御部からの要求の競合全制
御して、受付けを行う周辺制御部全決定し、その番号ｔ
−要求番号レジスタ１０へ格納する。データレジスタ６
−１〜６−４は主記憶からのデータを格納するレジスタ
であり、データレシスｐ６−１〜６−４によってパイプ
ライン制御が行われる。
御して、受付けを行う周辺制御部全決定し、その番号ｔ
−要求番号レジスタ１０へ格納する。データレジスタ６
−１〜６−４は主記憶からのデータを格納するレジスタ
であり、データレシスｐ６−１〜６−４によってパイプ
ライン制御が行われる。
番号レジスタ７−Ａ、７−Ｂ、アドレスバッファ８−Ａ
、８−Ｂ、ならびにデータバッファ９−Ａ、９−Ｂは本
発明を特徴づけるものである。本実施例では２個のバッ
ファより成立っているが、バッファの数は接続される周
辺制御部のなかで高速のアクセスタイムｔ−要求するも
のがいくつあるかによって決定される。従って、本実施
例では上記のような周辺制御部を２個まで接続すること
ができる。番号レジスタ７−Ａ。
、８−Ｂ、ならびにデータバッファ９−Ａ、９−Ｂは本
発明を特徴づけるものである。本実施例では２個のバッ
ファより成立っているが、バッファの数は接続される周
辺制御部のなかで高速のアクセスタイムｔ−要求するも
のがいくつあるかによって決定される。従って、本実施
例では上記のような周辺制御部を２個まで接続すること
ができる。番号レジスタ７−Ａ。
７−Ｂには高速アクセスタイムｔ−要求する周辺制御部
の番号をあらかじめ設定しておく。本実施例では１番号
レジスタ７−Ａ、７−Ｂはスイッチによって実現されて
いる。アドレスバッファ８−Ａ、８−Ｂ、ならびにデー
タバッファ９−Ａ、９−Ｂは、それぞれアドレスならび
にデータを格納する。
の番号をあらかじめ設定しておく。本実施例では１番号
レジスタ７−Ａ、７−Ｂはスイッチによって実現されて
いる。アドレスバッファ８−Ａ、８−Ｂ、ならびにデー
タバッファ９−Ａ、９−Ｂは、それぞれアドレスならび
にデータを格納する。
要求アドレスレジスタ４には、周辺制御部からのアドレ
ス情報が格納される。アドレス更新回路５も本発明ｋＷ
徴づけるものであり、要求アドレスレジスタ４をもとに
して周辺制御部との間の転送単位に応じて、例えば転送
単位が４バイトならば４だけ増分し、８バイトならば８
だけ増分する。
ス情報が格納される。アドレス更新回路５も本発明ｋＷ
徴づけるものであり、要求アドレスレジスタ４をもとに
して周辺制御部との間の転送単位に応じて、例えば転送
単位が４バイトならば４だけ増分し、８バイトならば８
だけ増分する。
比較回路３も本発明を特徴づけるものであり、要求番号
レジスタ１０の内容と番号レジスタ７−Ａ、７−Ｂの内
容とを比較し１両者間で一致しているものがある場合に
は、要求番号レジスタ１０の内容が番号レジスタ７−Ａ
と一致しているか、あるいは番号レジスタ７−Ｂと一致
しているかを制御回路１へ通知する。
レジスタ１０の内容と番号レジスタ７−Ａ、７−Ｂの内
容とを比較し１両者間で一致しているものがある場合に
は、要求番号レジスタ１０の内容が番号レジスタ７−Ａ
と一致しているか、あるいは番号レジスタ７−Ｂと一致
しているかを制御回路１へ通知する。
また、要求アドレスレジスタ４の内容とアドレスバッフ
ァ８−Ａ、８−Ｂとを比較し、同様に、その結果を制御
回路１へ通知する。これらの比較は同時に行われ、番号
レジスタ７−Ａとアドレスバッファ８−Ａとが組合され
てＡ群を形成し１番号レジスタ７−Ｂとアドレスバッフ
ァ８−Ｂとが組合されてＢ群を形成し、要求番号レジス
タ１０と要求アドレスレジスタ４との組合せと比較され
る。具体的に、一致したのはＡ群か、あるいはＢ群か、
番号のみの一致なのか、番号とアドレスとの両方が一致
し九のかが制御回路１へ通知される。
ァ８−Ａ、８−Ｂとを比較し、同様に、その結果を制御
回路１へ通知する。これらの比較は同時に行われ、番号
レジスタ７−Ａとアドレスバッファ８−Ａとが組合され
てＡ群を形成し１番号レジスタ７−Ｂとアドレスバッフ
ァ８−Ｂとが組合されてＢ群を形成し、要求番号レジス
タ１０と要求アドレスレジスタ４との組合せと比較され
る。具体的に、一致したのはＡ群か、あるいはＢ群か、
番号のみの一致なのか、番号とアドレスとの両方が一致
し九のかが制御回路１へ通知される。
次に、第２図を参照して第１図の動作を順序だてて説明
する。第２図は制御回路１の論理を流れ図で記述したも
ので、全体の動作を表わしている。
する。第２図は制御回路１の論理を流れ図で記述したも
ので、全体の動作を表わしている。
一般に周辺制御部との間でデータを転送する場合、主記
憶上の特定アドレスから連続し九記憶域を順にアクセス
してゆく。このため、初めての主記憶アクセスでは一般
のアクセス方式と性能的に差はないが、後続する主記憶
アクセス時には、既に所定のデータが転送装置にあるこ
とになＶ１周辺制御部からみ友主記憶アクセスタイムは
極端に短縮される。
憶上の特定アドレスから連続し九記憶域を順にアクセス
してゆく。このため、初めての主記憶アクセスでは一般
のアクセス方式と性能的に差はないが、後続する主記憶
アクセス時には、既に所定のデータが転送装置にあるこ
とになＶ１周辺制御部からみ友主記憶アクセスタイムは
極端に短縮される。
（発明の効果）
以上説明したように本発明は、高速なアクセスタイムｔ
−ｉ求する周辺制御部に対応して複数のバッファを設け
、制御することによって、経済的に周辺制御部ｔｇＪ絖
できると云う効果がある。
−ｉ求する周辺制御部に対応して複数のバッファを設け
、制御することによって、経済的に周辺制御部ｔｇＪ絖
できると云う効果がある。
第１図は１本発明による転送装置の一部を示すブロック
図である。 第２図は、第１図に示す制御回路の制御の流れを示すフ
ローチャートである。 １・・・制御回路 ２・・・要求受付は回路３・・・
比較回路 ４・・・要求アドレスレジスタ５・・・ア
ドレス更新回路 ６−１〜６−４・・・データレジスタ ７−Ａ、７−Ｂ・・・番号レジスタ ８−Ａ、８−Ｂ・・・アドレスバッファ９−Ａ、９−Ｉ
３・・・データバッファ１０・・・要求番号レジスタ １１ ・・・ノくス 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 瑯才２囚
図である。 第２図は、第１図に示す制御回路の制御の流れを示すフ
ローチャートである。 １・・・制御回路 ２・・・要求受付は回路３・・・
比較回路 ４・・・要求アドレスレジスタ５・・・ア
ドレス更新回路 ６−１〜６−４・・・データレジスタ ７−Ａ、７−Ｂ・・・番号レジスタ ８−Ａ、８−Ｂ・・・アドレスバッファ９−Ａ、９−Ｉ
３・・・データバッファ１０・・・要求番号レジスタ １１ ・・・ノくス 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 瑯才２囚
Claims (1)
- 周辺制御部からの要求の競合を制御して受付けを行う周
辺制御部を決定し、要求番号を送出するための要求受付
け回路と、前記要求番号を格納するための要求番号レジ
スタと、主記憶からのデータをパイプライン制御により
格納するためのデータレジスタと、高速アクセスタイム
を要求する周辺制御部の番号をあらかじめ設定しておく
ための複数の番号レジスタと、アドレスおよびデータを
格納しておくための複数のアドレスバッファおよび複数
のデータバッファと、前記周辺制御部からのアドレス情
報を格納するための要求アドレスレジスタと、前記要求
アドレスレジスタの内容をもとにして前記周辺制御部と
の間の転送単位に応じて増分するためのアドレス更新回
路と、前記要求番号レジスタの内容と前記複数の番号レ
ジスタのそれぞれの内容とを比較し、同時に前記要求ア
ドレスレジスタの内容と前記複数のアドレスバッファの
それぞれとを比較するための比較回路と、前記要求受付
け回路からの前記要求番号および前記比較回路からの判
定結果を受付けて制御を実行するための制御回路とを具
備して構成したことを特徴とする転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25607787A JPH0198050A (ja) | 1987-10-09 | 1987-10-09 | 転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25607787A JPH0198050A (ja) | 1987-10-09 | 1987-10-09 | 転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198050A true JPH0198050A (ja) | 1989-04-17 |
Family
ID=17287569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25607787A Pending JPH0198050A (ja) | 1987-10-09 | 1987-10-09 | 転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0198050A (ja) |
-
1987
- 1987-10-09 JP JP25607787A patent/JPH0198050A/ja active Pending
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