JPH04209059A

JPH04209059A - 半導体集績回路

Info

Publication number: JPH04209059A
Application number: JP27408890A
Authority: JP
Inventors: Kenjiro Mukai; 向井　賢次郎
Original assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Priority date: 1990-10-11
Filing date: 1990-10-11
Publication date: 1992-07-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、一般的には直接メモリアクセス（ＤＭＡ）制
御装置に関するものであり、更に具体的には、アドレス
を割り付けられた周辺装置と主記憶装置間ないし主記憶
装置内の異なる記憶領域間のデータ転送をＣＰＵを介さ
すに行なう装置に関するものである。

〔従来の技術〕

第２図にＤＭＡ装置を用いたシステム構成図を示す。（
１）は中央情報処理装置（ＣＰＵ）　、　＋２１は直接
メモリアクセス装ｆｆ１ｌ　（ＤＭＡ＃Ａｆｌ！　）　
、　＋３１は主記憶装置、（４）は入力装置、（５）は
出力装置、（６）はデータバス、（７）ハアドレスバス
、（８）は側割バスである。文頭）は主記憶装置（３）
内の転送元記憶領域、曽は主記憶装置（３）内の転送先
記憶領域である。入力装置（４）および出力装置（５）
はアドレスバス（７）からのアドレス指定によりアクセ
スされるべき場所が指定される。

ＤＭＡ転送時には、入力装置（４）ないし主記憶装置（
３）内の転送元記憶領域ｔ３１１が転送元装置、出力装
置（５）ないし主記憶装置（３）内の転送元記憶領域（
３カが転送先装置となる。

通常のデータ転送は、バス使用権を獲得しているＣＰＵ
（１）が、データバス（６）、アドレスバス（７）、制
御バス（８）で構成されるシステムバスを使用□して行
なう。

ＤＭＡ装置（２）によるデータ転送は、ますＣＰＵ（１
＋、ＤＭＡ装置（２）間でバス使用権の裁定が行なわれ
、ＤＭＡ装置（２）がバス使用権を獲得してバスマスタ
となった後、ＤＭＡ装置（２）がシステムバスを使用し
て行なう。

第３図に従来のＤＭＡ装置（２）の内部構成図を示す。

（２２１）はＤＭＡ　ｌ１ＩＩ御回路、（２２２）は転
送元アドレス制御回路、（２２３）は転送先アドレス回
路、（２２４）はテンポラリレジスタである。又（６）
はデータバス、（７）はアドレスバス、＋８１は制御バ
スであり、第２図で示すところのものと同一のものであ
る。

以下に従来のＤＭＡ装置（２）の転送動作を記述する。

ＤＭＡ動作の要求を受は付けると、ＤＭＡ装置ｉ　１２
１はＣＰＵｔｌ＋に対してバス使用権の要求を行なう。

ＣＰＵ（１）よりバスが開放されてバス使用権を獲得す
ると、ＤＭＡ装置１（２＋はＤＭＡ動作にはいる。ＤＭ
Ａ動作の始めに、ＤＭＡ装置ｔ　１２１は、転送元アド
レス制御回路（２２２）を通して転送元アドレスを転送
元装置に出力すると同時に、ＤＭＡ制御回路（２２１）
か制御バス（８）を通して転送元装置１１にデータ読み
出し信号を送る。これにより転送元のデータはＤＭＡ装
置（２）内のテンポラリレジスタ（２２４）に転送され
る（リードサイクル）。次にＤＭＡ装置ｔ　＋２１は、
転送先アドレス制御回路（２２３）を通して転送先アド
レスを転送先装置に出力すると同時に、ＤＭＡ制御回路
（２２１）が制御バス（８）を通して転送先装置にデー
タ書き込み信号を送る。これによりテンポラリレジスタ
（２２４）の内容は転送先アドレス制御回路（２２３）
で指定された転送先装置のデータ格納場所へ転送される
（ライトサイクル）。テンポラリレジスタ（２２４）の
データサイズは通常、データバス（６）のサイズと同一
である。従ってデータバス（６）のｎ倍のデータ転送に
対して、ｎ回のリードサイクルとライトサイクルを実行
しＤＭＡ転送を終了する。従来装置のＤＭＡ動作フロー
を第４図に示す。

又データバスのサイズに相当する一つの転送元データを
複数の転送先へ転送する場合には、転送元アドレス制御
回路（２２２）のアドレスを固定することにより第６図
のフローのごとく行なわれる。

この場合にもデータバス（６）のサイズのｎ倍の転送先
に対してｎ回のリードサイクルとライトサイクルを実行
する必要がある。

又、テンポラリレジスタ（２２４）はリードサイクル時
のデータをライトサイクル時まで保持するためだけの一
時記憶手段であり、リードサイクルとライトサイクルの
間にデータの反転もしくはある値との演算処理といった
操作は行なわれない。

〔発明が解決しようとする課題〕

従来のＤＭＡ装置は以上のように構成されているので、
テンポラリレジスタのサイズに相当するデータ転送にお
いて、必ずリードサイクルとライトサイクルを続けて実
行する必要が生じてしまう。

これは転送データが大きい場合、必要以上に転送元装置
あるいは転送先装置を占有してしまうことになり、シス
テム全体のスルーブツト低下につながることになる。

又同一データを複数の転送先アドレスの記憶領域に転送
する場合、転送元データは同一であるに′もかかわらず
、テンポラリレジスタサイズのデータ転送毎にリードバ
スサイクルを実行する必要か出てしまい効率的でない。

さらに従来のＤＭＡ装置では、ＤＭＡ転送と同時に、転
送データの反転もしくはある値との演算処理といった操
作はできない。

この発明は上記のような問題点を解消するためになされ
たもので、リードサイクル又はライトサイクルを連続し
て実行できるとともに、同一データあるいは同一ブロッ
クデータの転送においては。

データまたはブロックデータのリードサイクルを一度で
済ませることができるとともＫ、さらにはＤＭＡ転送と
同時にデータの反転もしくはある値との演算処理の操作
ができるＤＭＡ装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るＤＭＡ装置は、周辺装置ないし主記憶装
置からの転送元データを一時格納するための一時記憶手
段を内蔵し、かつ該転送元データを該一時記憶手段に転
送する読み出し動作と、該一時記憶手段に格納されたデ
ータを該周辺装置ないし該主記憶装置に転送する書き込
み動作を行ない、一回ないし複数回の連続した読み出し
動作と、一回ないし複数回の連続した書き込み動作を行
なうことで、該周辺装置ないし該主記憶装置の一つない
し複数の記憶領域に対する連続したデータ転送を制御す
るための制御手段を内蔵し、さらに、該転送元データと
の演算を行なうための演算データを格納する記憶手段を
内蔵し、かつデータ転送と同時に、該転送元データの反
転ないし該記憶手段に格納された該演算データとの算術
ないし論理演算を行なうための制御手段を内蔵したもの
である。

〔作　用〕

この発明における一時記憶手段は、読み出し動作と書き
込み動作を制御する制御手段により制御されて、転送デ
ータの一時格納を行ない、リードバスサイクルを連続か
つ効率的に実施できるようにする。

また転送元データの反転ないし演算処理を行なう制御手
段は、ＤＭＡ転送と同時に、転送元データの反転ないし
あらかじめ用意された演算データとの演算処理を実施す
る。

〔実施例〕

第１図はこの発明の一実施例の内部構成図である。第１
図において（２１１）はＤＭＡ＠御回路、（２１２）は
転送元アドレス制御回路、（２１３）は転送先アドレス
制御回路、（２１４）は内蔵記憶回路、（２１５）は演
算処理回路、（２１６）は演算データ記憶回路、（２１
７）は読み出し時内部アドレス制御回路、（２１８）は
書き込み時内部アドレス制御回路であり、また（６）は
データバス、（７）はアドレスバス、（８）は制御バス
であり第２図、第３図に示すところのものと同一である
。

ＤＭＡ転送に先立って、ＣＰ　Ｕ（１１、ＤＭＡ装置（
２）間でバス使用権の裁定動作が行なわれる。この動作
は、従来のＤＭＡ装置と同様のものである。ＤＭＡ装置
がバス使用権を獲得するとＤＭＡ動作にはいる。

以下にこの発明の一実施例であるＤＭＡ装置のＤＭＡ動
作を記述する。ＤＭＡ動作の始めに、ＤＭＡ装置（２）
は、転送元アドレス制御回路（２１２）を通して転送元
アドレスを転送元装置に出力すると同時に、ＤＭＡ制御
回路（２１１）が制御バス（８）を通して転送元装置に
データ読み出し信号を送る。このとき、読み出し時内部
アドレス制御回路（２１７）は内蔵記憶装置（２１４）
に対して転送元データの格納アドレスを出力する。これ
により転送元のデータはＤＭＡ装置（２）内の内蔵記憶
装置（２１４）に転送される（リードサイクル）。もし
転送と同時に転送データに対する演算を行なう必要があ
る場合は、演算処理回路（２１５）において行なう。演
算処理回路（２１５）は、転送元のデータのビット毎の
反転処理、ないし転送元データと演算データ記憶回路（
２１６）にあらかじめ格納されている演算データとの演
算処理を行なうものである。この演算処理の指定、及び
演算データ記憶装置に対する演算データの格納はＤＭＡ
動作に先立って行なっておく。また、転送データがデー
タバスのサイズよりも大きくて一度のリードサイクルで
完Ｔしない場合は、このリードサイクルを転送元データ
かすべて転送されるまで続ける。このとき、ＤＭＡ制御
回路（２１１）は、リードサイクル毎に読み出す転送元
データを転送元アドレス制御回路（２１２）を制御する
ことにより逐次指定し、内蔵記憶回路（２１４）の格納
場所の内部アドレスを読み出し時内部アドレス制御回路
（２１７）を制御することにより逐次指定する。転送元
データを内蔵記憶回路（２１４）にすべて格納するとＤ
ＭＡ装置（２）は次に、転送先アドレス制御回路（２１
３）を通して転送先アドレスを転送先装置に出力すると
同時に、ＤＭＡ制御回路（２１１）が制御バス（８）を
通して転送先装置にデータ書き込み信号を送る。このと
き、書き込み時内部アドレス制御回路（２１８）は内蔵
記憶装置（２１４）に対して転送先装置に送出すべきデ
ータの格納アドレスを出力する。これにより内蔵記憶回
路（２１４）の内容は転送先アドレス制御回路（２１３
）で指定された転送先装置のデータ格納場所へ転送され
る（ライトサイクル）。また、転送データがデータバス
のサイズよりも大きクチー度のライトサイクルで完「し
ない場合は、このライトサイクルを内蔵記憶回路（２１
４）に格納したデータかすべて転送されるまで続ける。

このとき、ＤＭＡ制御回路（２１１）は、ライトサイク
ル毎に転送先装置の書き込むべき場所のアドレスを転送
先アドレス制御回路（２１３）を制御することにより逐
次指定し、内蔵記憶回路（２１４）に格納された転送元
データの格納場所の内部アドレスを書き込み時内部アド
レス制御回路（２１８）を制御することにより逐次指定
する。内蔵記憶回路（２１４）の格納データを転送先装
置にすべて転送するとＤＭＡ動作が終了する。

このＤＭＡ装置（２）のＤＭＡ、８作フローを第５図に
示す。

上記動作により、転送元装置からのデータ転送ならびに
転送先装置へのデータ転送は一括して行なうことができ
て、転送元装置および転送先装置の占有時間を最小にす
ることができる。また、転送と同時に演算処理が実施で
きるようになる。

つぎに、転送元データが同一の場合のＤＭＡ動作につい
て説明する。第７図は、転送元装置の１個のデータを転
送先装置のｎ個の記憶場所へ転送する場合のＤＭＡ動作
フローである。データのサイズはデータバスのサイズと
同一とし、１回のリードサイクルないしライトサイクル
で１個のデータか転送されるものとする。この場合、リ
ードサイクルは転送先データが１個のため一度だけ実施
される。リードサイクル完了ののち、ライトサイクルが
ｎ回繰り返される。このとき、書き込み時内部アドレス
制御回路（２１８）から内蔵記憶回路（２１４）喝力さ
れる内部アドレスは固定され、転送先アドレス制御回路
（２１３）からの転送先アドレスは、ライトサイクル毎
に逐次指定される。従来のＤＭＡ装置ではリードサイク
ルはｎ回実施されるのに対して、この動作では１回で済
むため、ＤＭＡ転送全体としてリードサイクル時間ｎ−
１回分の時間短、縮が図られる。

さらに、複数のデータで構成される転送元ブロックデー
タを複数の転送先ブロックデータとして転送される場合
の動作について説明する。第８図は、ｎ個のデータで構
成される転送元ブロックデータを複数の転送先ブロック
へ転送する場合のＤＭＡ　０作フローである。ＤＭＡ動
作開始後、ｎ回のリードサイクルの実行により転送元装
置のブロックデータが内蔵記憶回路（２１４）　Ｋ転送
される。リードサイクル完了ののち、書き込み時内部ア
ドレス制御回路（２１８）には内蔵記憶回路（２１４）
に格納されたブロックデータの先頭アドレスが設定され
、また転送先アドレス制御回路（２１３）には転送先装
置の第一番目のブロックの先頭アドレスが設定されて、
第一番目のブロックに対するライトサイクルにはいる。

転送先装置の第一番目のブロックに対して、書き込み時
内部アドレス制御回路（２１８）の内部アドレスと転送
先アドレス制御回路（２１３）の転送先アドレスを逐次
変更しながら、ライトサイクルをｎ回実施することで、
転送先装置の第一番目のブロックデータの転送か完了す
る。続いて、書き込み時内部アドレス制御回路（２１８
）　Ｋ内蔵記憶回路（２１４）に格納されたブロックデ
ータの先頭アドレスが再び設定され、また転送先アドレ
ス制御回路（２１３）には転送先装置の第二番目のブロ
ックの先頭アドレスが設定されて、第二番目のブロック
に対するライトサイクルが実施される。以下同様に、最
終ブロックまでライトサイクルが繰り返され、最終ブロ
ックの最終データの転送が完ＴするとＤＭＡ動作が終了
する。従来のＤＭＡ装置では転送先ブロック毎にリード
サイクルがｎ回実施されるのに対して、この動作では転
送元ブロックデータに対するｎ回のリードサイクルが一
度で済むため、ＤＭＡ転送全体として大幅な時間短縮が
図られる。

〔発明の効果〕

以上のように、この発明によればリードサイクルおよび
ライトサイクルを一括して行なうことができるため、転
送元装置ないし転送先装置の占有時間を最小にすること
ができ、システム全体としてのスルーブツト向上に効果
がある。

また、同一データないしブロックデータのＤＭＡ転送に
おいて、リードサイクルの実行か上記のように最小で済
ませられるため、ＤＭＡ転送時間の短縮が図られる。

さらに、演算処理装置を設けたことで、ＤＭＡ転送と同
時に転送データの演算処理が可能となった。

【図面の簡単な説明】

第１図はこの発明の一実施例における内部構成図、第２
図はＤＭＡ装置を用いたシステム構成図、第６図は従来
装置におけるデータバスのサイズにの一実施例における
データバスのサイズに相当す施例における複数のデータ
で構成される転送元ブ第１図において（２１１）はＤＭ
Ａ制御回路、（２１２）は転送元アドレス制御回路、（
２１３）は転送先アドレス制御回路、（２１４）は内蔵
記憶回路、（２１５）は演算処理回路、（２１６）は演
算データ記憶回路、（２１７）は読み出し時内部アドレ
ス制御回路、（２１８）は書き込み時内部アドレス制御
回路であり、また＋６１　ハフ’−タバス、（７）はア
ドレスバス、（８）は制御バスである。第２図において（１）は中央情報処理袋ｆｌ　（ＣＰＵ
）、（２）は直接メモリアクセス装置（ＤＭＡ装置）　
、＋３１は主記憶装置、（４）は入力装置、（５）は出
力装置、（６）はデータバス、（７）はアドレスバス、
（８）は制御バスであり、また＠ｌＩは主記憶装置（２
）内の転送元記憶領域、６４は主記憶装置（２）内の転
送先記憶領域である。第３図において（２２１）はＤＭＡ制御回路、（２２２
）は転送元アドレス制御回路、（２２３）は転送先アド
レス回路、（２２４）はテンポラリレジスタであり、ま
た（６）はデータバス、（７）はアドレスバス、＋８１
　ハ制御バスである。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】１、中央情報処理装置を介さずに、周辺装置と主記憶装
置間のデータ転送、もしくは該主記憶装置内の異なる記
憶領域間のデータ転送を制御する直接メモリアクセス（
ＤＭＡ）制御装置において、該周辺装置ないし該主記憶
装置からの転送元データを一時格納するための一時記憶
手段を内蔵し、かつ該転送元データを該一時記憶手段に
転送する読み出し動作と、該一時記憶手段に格納された
データを該周辺装置ないし該主記憶装置に転送する書き
込み動作を行ない、一回ないし複数回の連続した読み出
し動作と、一回ないし複数回の連続した書き込み動作を
行なうことで、該周辺装置ないし該主記憶装置の一つな
いし複数の記憶領域に対する連続したデータ転送を制御
するための制御手段を内蔵することを特徴とする半導体
集積回路。２、前記第１項の請求範囲において、該転送元データと
の演算を行なうための演算データを格納する記憶手段を
内蔵し、かつデータ転送と同時に、該転送元データの反
転ないし該記憶手段に格納された該演算データとの算術
ないし論理演算を行なうための制御手段を内蔵すること
を特徴とする半導体集積回路。